RTL Verification for Secure Speculation Using Contract Shadow Logic
本文提出契约影子逻辑，一种利用体系结构见解提升RTL验证可扩展性的正式验证技术，能高效发现不安全设计中的攻击并为安全设计提供完整证明。
2024-07-17 cs.AR
CCSS: Hardware-Accelerated RTL Simulation with Fast Combinational Logic Computing and Sequential Logic Synchronization
针对多核CPU在RTL功能调试仿真中速度不足的瓶颈，提出兼具快速编译与高吞吐量的可扩展多核RTL仿真平台CCSS，通过专用架构与编译策略加速组合逻辑计算和时序同步，最高比现有最优多核仿真器快12.9倍。
2025-09-03 cs.AR cs.DC
Relational Hoare Logic for High-Level Synthesis of Hardware Accelerators
The University of Tokyo（东京大学）
本文提出基于关系霍尔逻辑的正式翻译框架，用于自动优化硬件加速器的高层综合，通过插入缓冲区和流处理提升性能。
2026-01-23 cs.AR cs.PL
Speeding-up Logic Design and Refining Hardware EDA Flow by Exploring Chinese Character based Graphical Representation
电子设计自动化（EDA）技术对计算机硬件设计产生了深刻的影响，特别是在超大规模集成（VLSI）电路领域。特别是，FPGA，ASIC和SOC应用的普及已经急剧增加，由于发达的EDA工具链。几十年来，提高EDA工具的功能性、效率、准确性和智能性不仅是学术界的研究热点，也是业界的尝试目标。本文从一个新的角度对当前主流的EDA工作流程和设计方法进行了回顾，旨在缩短EDA设计周期，大大简化逻辑设计负担。具体而言，有三个主要贡献。首先，提出了一个用于表示逻辑抽象语法树的基于汉字的表示系统（CCRS）。其次，采用寄存器传输级（RTL）符号描述技术代替传统的基于文本的编程方法。最后，讨论了基于CCRS的EDA精细化设计流程。基于图形化非纯英文的EDA流程可以降低设计成本和复杂度。作为这一新领域的基础性尝试，可以肯定的是，后续的大量工作将促进相关EDA技术的发展。
2020-04-15 cs.AR cs.PL
Spiking Transformer Hardware Accelerators in 3D Integration
本文提出了首个3D spiking transformer硬件架构与设计方法，通过架构与物理设计协同优化及3D集成技术，显著提升了能耗和延迟性能。
2024-11-11 cs.AR cs.NE
BILLNET: A Binarized Conv3D-LSTM Network with Logic-gated residual architecture for hardware-efficient video inference
CEA-LETI（法国原子能委员会电子与信息技术实验室）
提出BILLNET，一种二值化Conv3D-LSTM网络，通过分解卷积、MUX-OR门控残差架构和多阶段训练，在Jester数据集上以极低资源实现高精度视频推理。
2025-01-24 cs.AR cs.CV
Table-Lookup MAC: Scalable Processing of Quantised Neural Networks in FPGA Soft Logic
本文提出TLMAC框架，通过将量化神经网络权重聚类映射为查表处理单元并优化布局布线，在单个商用FPGA上实现了ImageNet规模全精度准确率模型的可扩展查表计算。
2024-03-18 cs.AR
Mitigating hallucinations and omissions in LLMs for invertible problems: An application to hardware logic design automation
IBM Research（IBM研究院）
本文提出利用LLMs作为无损编码器和解码器处理可逆问题，以减少LLMs的幻觉和遗漏，应用于硬件逻辑设计自动化，提升设计效率并检测错误。
2026-04-16 cs.AI cs.AR cs.LG
Design space exploration for image processing architectures on FPGA targets
由于图像和视频处理、通信和密码学中嵌入式应用的出现，图像信息的改善以获得更好的人类感知，如在卫星成像、医学成像、移动应用等几个领域中的去模糊、去噪，对于重新研究越来越重要。在这些发展的背后，主要责任在于半导体技术的进步，导致基于FPGA的可编程逻辑器件，它结合了定制硬件和专用DSP资源的优势。此外，FPGA提供了强大的可重构功能，因此是快速原型的理想目标。我们一直在努力利用FPGA技术的硬件并行性方面的特殊功能，导致更高的计算密度和吞吐量，并观察到更好的性能比那些人可以得到仅仅是移植的图像处理软件算法的硬件。在本文中，我们打算提出一个详细的审查，根据我们的专业知识和经验，进行必要的改造，以一个图像处理软件算法，包括优化技术，使其在硬件中的操作相对更快。
2014-04-15 cs.AR
LOSTIN: Logic Optimization via Spatio-Temporal Information with Hybrid Graph Models
University of California - Santa Barbara（加州大学圣巴巴拉分校）；Georgia Institute of Technology（佐治亚理工学院）
尽管基于机器学习（ML）的性能建模取得了长足的进步，但可能阻碍EDA中生产就绪ML应用的两个主要问题是严格的精度要求和泛化能力。为此，我们提出了混合图神经网络（GNN）为基础的方法对高精度的质量的结果（QoR）估计具有很大的泛化能力，特别是针对逻辑综合优化。关键思想是同时利用来自硬件设计和逻辑合成流程的时空信息来预测性能（即，延迟/面积）。硬件设计内部的结构特征被提取并由GNN表示;时间知识（即，逻辑变换的相对排序）可以通过将虚拟添加的超级节点或序列处理模型与传统的GNN模型相结合来强加于硬件设计。对330万个数据点的评估表明，在训练过程中看到和看不到的设计的测试平均绝对百分比误差（MAPE）分别不超过1.2%和3.1%，比现有研究低7- 15倍。
2022-10-20 cs.AR cs.LG
Fault-tolerant Algorithms for Tick-Generation in Asynchronous Logic: Robust Pulse Generation
今天的硬件技术在设计鲁棒系统方面提出了新的挑战。深亚微米超大规模集成电路技术引入了过去在低层系统设计中从未考虑过的瞬时和永久故障。尽管如此，系统的这一部分的鲁棒性是至关重要的，需要为任何成功的产品提供保证。另一方面，分布式系统几十年来一直在处理类似的问题。然而，现代容错分布式算法的基本抽象和复杂性都不能与硬件实现的特殊性相匹配。本文的目的是努力克服理论和实践之间的差距的时钟同步问题的尝试的一部分。充分解决这一任务将允许构建一个非常强大的高精度时钟系统，用于关键应用中的片上系统等硬件设计。作为我们的第一个积木，我们描述并证明正确的一种新的拜占庭容错自稳定脉冲同步协议，它可以使用标准的异步数字逻辑实现。尽管硬件设计带来了严格的限制，但它提供了最佳的弹性和比所有现有协议更小的复杂性。
2011-10-14 cs.AR cs.DC
Ternary Memristive Logic: Hardware for Reasoning Realized via Domain Algebra
本文提出通过域代数构建忆阻交叉bar结构，实现三值逻辑推理，展示了一种呼吸疾病分类芯片，具有领域限定、三值逻辑、传递级联等功能。
2026-04-28 cs.AI cs.AR cs.ET
Stateless Stochastic Computing for Generative AI on Superconducting Logic: A Model-Hardware Co-Design
University of Southern California（南加州大学）
该研究通过模型-硬件协同设计，在超导单磁通量子（SFQ）逻辑中实现无状态随机计算，构建类别条件流匹配图像生成器，减少约瑟夫森结用量，为生成式AI的超导硬件实现提供方案。
2026-10-14 cs.AR cs.ET
Hardware implementation of timely reliable Bayesian decision-making using memristors
The Chinese University of Hong Kong（香港中文大学）；Shun Hing Institute of Advanced Engineering, The Chinese University of Hong Kong（香港中文大学信兴高等工程研究所）；Hong Kong Polytechnic University（香港理工大学）；Nanyang Technological University（南洋理工大学）
针对传统硬件实现贝叶斯定理成本高、延迟大的问题，提出基于忆阻器的概率计算方法，开发轻量级贝叶斯算子，应用于自动驾驶场景解析，实现低延迟高可靠决策，性能优于人类及现有系统。
2025-01-13 cs.AR cs.LG
Hardware-Algorithm Co-design Enabling Processing-in-Pixel-in-Memory (P2M) for Neuromorphic Vision Sensors
针对神经形态视觉传感器像素内模拟MAC操作中电容电荷保持时间受限导致的算法精度与能耗权衡问题，提出硬件-算法协同设计方法，全面分析有限积分时间的影响并改进漏电性能。
2023-10-07 cs.AR eess.IV
Optimizing Graph Processing and Preprocessing with Hardware Assisted Propagation Blocking
广泛的先前研究集中在减轻图分析工作负载的特征性不良缓存局部性。然而，图形预处理任务仍然相对未被探索。在许多重要的场景中，图预处理任务可能与下游图分析内核一样昂贵。我们观察到，传播阻塞（PB），一种为SpMV内核设计的软件优化，推广到许多图形分析内核以及常见的预处理任务。在这项工作中，我们确定了挥之不去的效率低下的PB执行传统的多核，并提出架构支持，以消除PB的瓶颈，进一步提高性能收益PB。我们提出的架构- COBRA -优化了图形处理和预处理的PB执行，以提供高达4.6倍（平均3.5倍）的端到端加速。
2020-11-17 cs.AR cs.DC cs.PF
Exploiting the Lock: Leveraging MiG-V's Logic Locking for Secret-Data Extraction
该研究针对商用逻辑锁定 RISC-V 处理器 MiG-V，在运行 SSL 算法时篡改逻辑锁定密钥，发现单比特变化即可泄露全部加密密钥。
2024-08-09 cs.AR cs.CR
ChipGPT: How far are we from natural language hardware design
State Key Lab of Processors, Institute of Computing Technology, Chinese Academy of Sciences, China（处理器国家重点实验室，计算技术研究所，中国科学院，中国）；University of Chinese Academy of Sciences（中国科学院大学）；School of Information Science and Technology, ShanghaiTech University, China（信息科学与技术学院，上海科技大学，中国）
本文提出基于LLMs的无重训四阶段零代码逻辑设计框架ChipGPT，通过自然语言生成并优化Verilog程序，实验证明其提升了硬件设计的可编程性、可控性及优化空间。
2025-10-13 cs.AI cs.AR cs.PL
Accelerating Neural Networks for Large Language Models and Graph Processing with Silicon Photonics
Colorado State University（科罗拉多州立大学）
本文提出基于硅光子技术的新型硬件加速器，用于加速大语言模型中的Transformer神经网络和图神经网络，实验表明其相比最先进电子加速器实现至少10.2倍吞吐量提升和3.8倍能效提升。
2024-01-12 cs.AR cs.LG
Hardware Software Co-design framework for Data Encryption in Image Processing Systems for the Internet of Things Environmen
数据保护是异构物联网时代的一个严重制约因素。本文介绍了使用Xilinx System Generator（XSG）对IoT Edge设备进行AES-128位加密和解密的硬件-软件联合仿真。采用循环展开和基于有限状态机的体系结构，在ECB和CTR模式下实现了AES-128位算法的VHDL实现。结果表明，AES-CTR和FSM结构的性能优于环路展开结构，且功耗和面积更小。为了在Zedboard和Kintex-Ultra scale KCU 105评估平台上执行硬件-软件联合仿真，使用了Xilinx Vivado 2016.2和MATLAB 2015 b。对灰度图像进行了硬件仿真。为了给出一个实际的例子，建议的框架的使用，我们已经将其应用于生物医学图像（CTScan图像）作为案例研究。安全性分析的直方图，相关性，信息熵分析，并使用穷举搜索和密钥敏感性测试的密钥空间分析也做了加密和解密图像成功。
2021-11-29 cs.AR cs.CR
TroLLoc: Logic Locking and Layout Hardening for IC Security Closure against Hardware Trojans
Chinese University of Hong Kong（香港中文大学）；New York University Abu Dhabi（纽约大学阿布扎比分校）
提出 TroLLoc，将逻辑锁定与版图加固集成于商用 IC 设计流程，以低开销抵御木马植入及绕过锁定的二阶攻击。
2024-05-09 cs.AR cs.CR cs.LG
Hardware Acceleration of Fully Quantized BERT for Efficient Natural Language Processing
National Laboratory of Pattern Recognition, Institute of Automation, Chinese Academy of Sciences（中国科学院自动化研究所模式识别国家重点实验室）；School of Future Technology, University of Chinese Academy of Sciences（中国科学院大学未来技术学院）
BERT是最新的基于transformer的模型，在各种NLP任务中实现了最先进的性能。在本文中，我们研究的硬件加速BERT在FPGA上的边缘计算。为了解决巨大的计算复杂性和内存占用的问题，我们提出了对BERT（B-BERT）进行完全的扩展，包括权重、激活、softmax、层归一化和所有的中间结果。实验结果表明，该算法可以实现7.94倍的权值压缩，而性能损失可以忽略不计。然后，我们提出了一个加速器量身定制的BERT和评估Xilinx ZCU 102和ZCU 111 FPGA。它可以实现3.18 fps/W的性能每瓦，这是28.91倍和12.72倍的英特尔（R）核心（TM）i7-8700 CPU和NVIDIA K80 GPU，分别。
2021-03-04 cs.AR cs.CL
Hide & Seek: Seeking the (Un)-Hidden key in Provably-Secure Logic Locking Techniques
逻辑锁定可保护IC免受设计IP盗版和整个IC供应链中未经授权的过度生产等威胁。在研究界提出的几种技术中，可证明安全的逻辑锁定（PSLL）由于其算法和可证明安全性保证而获得了立足点。然而，这些技术的安全性受到攻击者的质疑，攻击者利用硬件实现产生的漏洞。这种攻击（i）主要是锁定技术特有的，（ii）缺乏通用性和可扩展性。这导致了大量的攻击，防御者发现确定新开发的PSLL技术的安全性是一项挑战。此外，没有锁定电路的存储库，攻击者可以使用这些存储库来对他们的攻击进行基准测试（和比较）。在这项工作中，我们开发了一个广义的攻击，可以恢复秘密密钥在不同的PSLL技术。为此，我们提取的功能和结构属性取决于硬件建设的PSLL技术和开发两个攻击的基础上的概念，VLSI测试和布尔变换。我们评估了我们对30，000个锁定电路的攻击，包括14种PSLL技术，其中包括9种不间断技术。我们的攻击成功地恢复秘密密钥（100%的准确率）的所有技术。我们在不同的（I）技术库，（ii）合成工具和（iii）逻辑优化设置上的实验提供了有趣的见解。例如，我们的攻击恢复秘密密钥时，只使用学术合成工具的锁定电路。此外，设计人员可以使用我们的攻击作为验证工具，以确定硬件实现实现的下限安全性。我们将发布我们的工件，这可能有助于促进PSLL领域未来攻击和防御的发展。
2022-09-05 cs.AR cs.CR
Exploring Memory Access Patterns for Graph Processing Accelerators
商业和技术的最新趋势（例如，机器学习、社会网络分析）受益于在数据库和数据科学平台中存储和处理越来越多的图形结构数据。作为具有可定制的存储层次结构的图形处理的加速器的FPGA承诺解决由传统硬件上固有的不规则存储器访问模式（例如，CPU）。然而，开发这样的硬件加速器仍然是耗时且困难的，并且基准测试是非标准化的，这阻碍了对存储器访问模式变化的影响的理解和图形处理加速器的系统工程。在这项工作中，我们提出了一个模拟环境的基础上模拟他们的内存访问模式的图形处理加速器的分析。此外，我们评估了我们的方法在两个国家的最先进的FPGA图形处理加速器，并显示再现性，可比性，以及缩短开发过程的例子。在FPGA等加速器硬件上不实现周期精确的内部数据流可显著缩短实现时间，提高基准参数透明度，并允许比较图形处理方法。
2021-02-07 cs.AR cs.DB
Tekum: Balanced Ternary Tapered Precision Real Arithmetic
University of Cologne（科隆大学）
本文提出Tekum运算，一种基于平衡三进制逻辑的新型实数运算方案，通过解决多个设计挑战，展示了优于正数和塔库姆的性能，为三进制系统中的实数计算奠定基础。
2025-11-25 cs.AR cs.ET
Implementation of float-float operators on graphics hardware
图形处理器（GPU）已经发展成为一个强大而灵活的处理器。最新的图形处理器提供完全可编程的顶点和像素处理单元，支持高达单浮点精度的向量运算。这种计算能力现在被用于通用计算。但是，某些应用需要比单精度的更高的精度。本文描述了一种44位浮点数格式的仿真及其相应的操作。一个实现的性能和准确性的结果。
2006-03-29 cs.AR cs.GR
Pre-RTL DNN Hardware Evaluator With Fused Layer Support
National Yang Ming Chiao Tung University（国立阳明交通大学）；Taiwan Semiconductor Research Institute, NARLabs（国家实验研究院台湾半导体研究中心）
随着深度神经网络（DNN）的普及，需要硬件加速器来实现实时的执行。然而，冗长的设计过程和快速发展的DNN模型使得硬件评估难以满足上市时间的需求。本文提出了一种预RTL DNN硬件评估器，支持传统的逐层处理以及低外部带宽要求的融合层处理。该评估器支持两种最先进的加速器架构，并找到最佳的硬件和层融合组。实验结果表明，层融合方案可以实现55.6%的内存带宽减少，36.7%的延迟改善和49.2%的能量减少相比，逐层操作。
2022-05-02 cs.AR cs.LG
A brief experience on journey through hardware developments for image processing and its applications on Cryptography
University Of Calcutta（加尔各答大学）
嵌入式应用在图像和视频处理、通信和密码学领域的重要性在当今的研究时代已经占据了更大的空间。在卫星成像、医学成像等领域中，图像信息的改善以改善人类的感知能力，如去模糊、去噪等是新的研究方向。具体来说，我们想详细阐述我们的经验，计算机视觉的重要性，硬件实现的算法比通过软件实现的算法性能好得多的领域之一。到目前为止，嵌入式设计工程师已经成功地通过专用集成电路（ASIC）和/或数字信号处理器（DSP）实现了他们的设计，然而，随着超大规模集成电路技术的进步，一种非常强大的硬件设备，即现场可编程门阵列（FPGA），结合ASIC和DSP的关键优势，开发了具有重新编程的可能性，使其成为非常有吸引力的快速器件，图像和视频数据在多个FPGA中的通信不再远离它们之间的安全传输的主旨，并且密码学的相关性确实是不可避免的。本文介绍了如何使用Xilinx硬件开发平台以及Mathworks Matlab从系统级方法开发基于硬件的计算机视觉算法及其在多个FPGA平台之间的相应密码传输通道，从而有利于开发软硬件协同设计环境。
2012-12-27 cs.AR cs.CR cs.CV
TLGLock: A New Approach in Logic Locking Using Key-Driven Charge Recycling in Threshold Logic Gates
University of Louisiana at Lafayette（路易斯安那拉斐特大学）
TLGLock通过利用阈值逻辑门的结构表达性和电荷回收的能效，在门级强制键依赖功能，实现无状态且紧凑的锁设计，相比传统锁技术，在面积、延迟和功耗上均有显著提升，并具有更高的抗攻击能力。
2025-08-25 cs.AR cs.CR cs.ET
LogicNets: Co-Designed Neural Networks and Circuits for Extreme-Throughput Applications
Xilinx Research Labs（赛灵思研究实验室）
为需要非常高吞吐量或极低延迟的应用部署深度神经网络是一项严峻的计算挑战，将计算映射到硬件的效率低下进一步加剧了这一挑战。我们提出了一种新的方法来设计神经网络拓扑，直接映射到一个高效的FPGA实现。通过利用具有量化输入/输出和真值表的人工神经元的等效性，我们可以训练量化神经网络，该量化神经网络可以直接转换为真值表的网表，并随后部署为高度流水线化的大规模并行FPGA电路。然而，神经网络拓扑需要仔细考虑，因为真值表的硬件成本随着神经元扇入呈指数增长。为了获得更小的网络，整个网表可以放置和路由到一个FPGA上，我们推导出一个扇入驱动的硬件成本模型来指导拓扑设计，并结合高稀疏性与低比特激活量化来限制神经元扇入。我们评估我们的方法在两个任务非常高的内在吞吐量的要求，在高能物理和网络入侵检测。我们表明，稀疏性和低比特激活量化的组合结果在高速电路具有小的逻辑深度和低LUT成本，展示了具有竞争力的准确性与不到15 ns的推理延迟和吞吐量在每秒数亿个推理。
2020-04-06 cs.AR cs.LG eess.SP
Reconfigurable Intelligent Surfaces for THz: Hardware Design and Signal Processing Challenges
本文概述太赫兹可重构智能表面的硬件设计与信号处理挑战，并在TERRAMETA项目框架下初步分析其对链路预算和系统性能的影响。
2024-02-02 cs.AR cs.ET cs.IT
