Compiler-Driven FPGA Virtualization with SYNERGY
FPGA在现代应用中越来越普遍，云提供商现在支持数据中心的按需FPGA加速。数据中心中的应用程序在虚拟基础架构上运行，其中整合、多租户和工作负载迁移实现了规模经济，这对提供商的业务至关重要。然而，虚拟化FPGA的一般策略尚未出现。虽然制造商的斗争与基于硬件的方法，我们提出了一个编译器/运行时为基础的解决方案，称为协同。我们展示了一个编译器转换的Verilog程序，产生的代码能够产生控制软件在子时钟滴答粒度根据原程序的语义。Synergy使用此属性在当前可用的硬件上有效地支持核心虚拟化原语：挂起和恢复、程序迁移和空间/时间多路复用。我们使用Synergy在Amazon F1上的Altera SoC和Xilinx FPGA集群中虚拟化FPGA工作负载。这些工作负载无需修改，运行性能是非虚拟化性能的3- 4倍，并且FPGA结构利用率略有增加。
2021-08-28 cs.AR cs.DC cs.PL
An Infrastructure to Functionally Test Designs Generated by Compilers Targeting FPGAs
本文提出了一种测试的基础设施，由一个高层次的编译器针对动态可重构硬件输出的特定体系结构的功能。它的结果在一个合适的计划，以验证编译器生成的架构，每次新的优化技术被包括或在编译器中的变化被执行。我们相信，这种基础设施是重要的验证，功能仿真，进一步研究技术，就编译到现场可编程门阵列（FPGA）平台而言。
2007-10-25 cs.AR
Pipeline Stage Resolved Timing Characterization of FPGA and ASIC Implementations of a RISC V Processor
Evolution Optiks R&D Inc.（进化光电子研发公司）
本文研究了RISC V处理器在FPGA和ASIC上的流水线阶段解析定时特性，揭示了两种实现中定时机制的根本差异，并提出设计改进以实现可预测的定时闭合。
2025-12-17 cs.AR eess.SP
Structured Weight Matrices-Based Hardware Accelerators in Deep Neural Networks: FPGAs and ASICs
Syracuse University（雪城大学）；City University of New York, City College（纽约城市大学城市学院）
工业界和学术界都对硬件加速进行了广泛的研究。在这项工作中，以解决日益增长的需求，在计算能力和内存需求，我们提出了结构化的权重矩阵（SWM）为基础的压缩技术\emph{field programmable gate array}（FPGA）和\emph{application-specific integrated circuit}（ASIC）的实现。在算法部分，基于SWM的框架采用块循环矩阵，以实现精确度和压缩比之间的细粒度权衡。对于每一层以及训练和推理阶段，基于SWM的技术可以将计算复杂性从O（$n^2$）降低到O（$n\log n$），并且将存储复杂度从O（$n^2$）降低到O（$n$）。对于深度卷积神经网络（DCNN）的FPGA实现，与使用MNIST，SVHN和CIFAR-10数据集的相同精度约束下的IBM TrueNorth处理器基线相比，使用基于SWM的框架，我们分别实现了至少152倍和72倍的性能和能效提高。对于长短期记忆（LSTM）网络上的FPGA实现，与基线加速器相比，所提出的基于SWM的LSTM可以实现高达21倍的性能增强和33.5倍的能效增益。对于ASIC实现，基于SWM的ASIC设计在功耗、吞吐量和能效方面表现出令人印象深刻的优势。实验结果表明，该方法非常适合将DNN应用到FPGA和移动/物联网设备上。
2018-03-28 cs.AR cs.DC cs.LG
Generate Compilers from Hardware Models!
主张利用程序合成技术从硬件设计语言模型自动生成编译器后端，并以自动生成FPGA技术映射器为实例验证了该方法的可行性。
2023-05-16 cs.AR cs.PL
End-to-end codesign of Hessian-aware quantized neural networks for FPGAs and ASICs
Fermi National Accelerator Laboratory（费米国家加速器实验室）；University of California Berkeley（加州大学伯克利分校）；International Computer Science Institute（国际计算机科学研究所）；Lawrence Berkeley National Laboratory（劳伦斯伯克利国家实验室）；University of California San Diego（加州大学圣地亚哥分校）
本文提出端到端协同设计工作流，结合HAWQ量化、QONNX中间表示和hls4ml工具流，在FPGA和ASIC上高效部署神经网络，并在LHC 40 MHz触发场景中验证了混合精度分类器。
2023-04-13 cs.AR cs.LG hep-ex
Gate-Level Static Approximate Adders
本文比较和分析了适合FPGA和ASIC实现的静态近似加法器。我们考虑了许多静态近似加法器，并评估其性能相对于数字图像处理应用程序使用标准的品质因数，如峰值信噪比和结构相似性指数度量。我们提供了近似加法器的误差度量，以及对应于FPGA和ASIC类型实现的精确和近似加法器的设计度量。对于FPGA实现，我们考虑了Xilinx Artix-7 FPGA，对于ASIC类型实现，我们考虑了32-28 nm CMOS标准数字单元库。虽然从这项工作的推论可以作为一个有用的参考，以确定一个最佳的静态近似加法器的实际应用，特别是，我们发现近似加法器HOAANED，HERLOA和M-HERLOA是优选的。
2021-12-17 cs.AR
Structural Mutation Based Differential Testing for FPGA Logic Synthesis Compilers
本文提出基于贝叶斯优化引导变异的差分测试工具LSC-Fuzz，通过生成多样复杂HDL代码并结合等价性检查检测FPGA逻辑综合编译器缺陷，三个月内发现16个缺陷，其中12个获官方确认。
2025-09-23 cs.AR cs.SE
A Novel HDL Code Generator for Effectively Testing FPGA Logic Synthesis Compilers
本文提出LegoHDL，一种基于抽象语法树和功能块库生成复杂多样HDL代码的新方法，用于有效测试FPGA逻辑综合编译器，其缺陷触发能力显著优于现有方法，三个月内报告20个新缺陷，16个已确认。
2024-07-01 cs.AR cs.SE
Resource-Aware Just-in-Time OpenCL Compiler for Coarse-Grained FPGA Overlays
FPGA供应商最近开始关注OpenCL for FPGA，因为它能够利用异构计算平台固有的并行性。OpenCL允许在主机上运行的程序启动加速器内核，这些加速器内核可以在运行时针对特定架构进行编译，从而实现可移植性。然而，在使用FPGA供应商提供的OpenCL工具时，过高的编译时间（特别是FPGA放置和布线时间）是一个主要的绊脚石。长的编译时间意味着这些工具不能有效地使用即时（JIT）编译或运行时性能扩展。粗粒度覆盖代表了一种可能的解决方案，因为它们具有粗粒度和快速编译的优点。在本文中，我们提出了一种运行时编译的OpenCL内核的DSP块为基础的粗粒度覆盖，而不是直接到细粒度的FPGA结构的方法。所提出的方法允许JIT编译和按需资源感知的内核复制，以更好地利用可用的覆盖资源，提高抽象级别，同时显着减少编译时间。我们进一步证明，这种方法甚至可以用于运行时编译OpenCL内核的嵌入式异构Zynq设备的ARM处理器上。
2017-05-08 cs.AR
An FPGA Compiler for On-the-Fly Adaptive CNN Deployment and Reconfiguration
本文提出全栈 FPGA 编译器 ForgeMorph，通过编译时多目标设计空间探索与运行时网络结构动态重配置，实现自适应 CNN 的高效灵活部署。
2025-06-11 cs.AR
Power, Performance, and Area of HPC-Based Malware Detectors: An FPGA and Open-PDK ASIC Study
University of California, Davis（加州大学戴维斯分校）；San Francisco State University（旧金山州立大学）；Worcester Polytechnic Institute（伍斯特理工学院）
该研究针对HPC恶意软件检测器的面积、功耗等未解决问题，设计流水线实现树/规则型检测器，发现其性能优且成本低，减少HPC输入可在保性能时降成本。
2026-10-12 cs.AR cs.CR
DLA: Compiler and FPGA Overlay for Neural Network Inference Acceleration
叠加技术在现场可编程门阵列（FPGA）中显示出了巨大的潜力，因为它们允许快速的开发周期，并消除了传统FPGA硬件设计流程的许多挑战。然而，这通常伴随着显著的性能负担，导致在实际应用中很少采用覆盖。在本文中，我们量身定制的覆盖到一个特定的应用领域，我们展示了我们如何保持其完整的可编程性，而不支付传统上与覆盖的性能开销。具体来说，我们引入了一个覆盖的深度神经网络推理只有~1%的开销，以支持控制和重编程逻辑使用轻量级超长指令字（VLIW）网络。此外，我们还实现了一个复杂的特定于领域的图形编译器，该编译器编译了Caffe或Tensorflow等深度学习语言，以轻松定位我们的覆盖。我们展示了我们的图编译器如何执行架构驱动的软件优化，以显着提高卷积神经网络和递归神经网络（CNN/RNN）的性能-与朴素的实现相比，我们展示了ResNet-101的3倍改进和长短期记忆（LSTM）单元的12倍改进。最后，我们描述了如何定制我们的硬件覆盖，并使用我们的图形编译器在英特尔Arria 10 1150上实现GoogLeNet上的约900 fps-这是同类FPGA上有史以来最快的速度。
2018-07-13 cs.AR cs.DC eess.SP
FLOWER: A comprehensive dataflow compiler for high-level synthesis
FPGA已经作为加速卡进入数据中心，使可重构计算更容易用于高性能应用。与此同时，新的高级合成编译器（如Xilinx Vitis）和运行时库（如XRT）吸引了软件程序员进入可重构领域。虽然软件程序员熟悉任务级和数据并行编程，但FPGA通常需要不同类型的并行性。例如，数据驱动的并行性是强制性的，以获得令人满意的硬件设计的流水线并行架构。然而，软件程序员通常不熟悉Linux架构，导致硬件设计不佳。在这项工作中，我们提出了FLOWER，一个全面的编译器基础设施，提供自动规范转换的高层次合成从特定领域的库。这使得程序员可以专注于算法实现，而不是底层的优化。我们表明，FLOWER允许合成高性能的流媒体应用程序的目标系统芯片和FPGA加速卡，在图像处理和计算机视觉的背景下，有效的实现。
2021-12-14 cs.AR cs.DC cs.PL
FPGA based Agile Algorithm-On-Demand Co-Processor
随着许多实际应用的计算需求不断增长，标准规范频繁变化，以及ASIC的高设计和NRE成本，基于算法敏捷FPGA的协处理器已成为可行的替代方案。在这篇文章中，我们报告了算法敏捷协处理器的总体设计和概念验证实现。
2007-10-25 cs.AR
Partial Reconfiguration for Design Optimization
FPGA设计人员传统上与ASIC设计人员共享类似的设计方法。最值得注意的是，在设计时，FPGA设计人员承诺将逻辑资源固定分配给设计中的模块。在运行时，由于难以避免的低效率来源（例如，操作依赖性）。通过部分重新配置（PR），FPGA资源可以随着时间的推移重新分配。因此，使用PR，设计人员可以尝试通过更好的面积时间调度来减少空闲和利用率不足。在本文中，我们解释了PR风格设计何时、如何以及为什么可以改善ASIC风格设计（无PR）的性能区域帕累托前沿。我们首先引入面积-时间体积的概念来解释为什么PR风格的设计可以改进ASIC风格的设计。我们确定资源利用不足的机会，可以利用公关风格的设计。然后，我们提出了一个一阶分析模型，以帮助设计师决定，如果公关风格的设计可以是有益的。在这种情况下，该模型指向最合适的公关执行策略，并提供了改进的估计。该模型在三个案例研究中得到了验证。
2020-07-31 cs.AR
Hardware-Aware Neural Network Compilation with Learned Optimization: A RISC-V Accelerator Approach
XgenSilicon Inc.（Xgen硅有限公司）
XgenSilicon ML编译器通过学习优化和硬件感知技术，实现高效神经网络编译，生成高性能低功耗的RISC-V加速器
2025-11-10 cs.AR
MAFIA: Machine Learning Acceleration on FPGAs for IoT Applications
University of British Columbia（不列颠哥伦比亚大学）；Microsoft Research（微软研究院）；University of California, Berkeley（加州大学伯克利分校）
ML最近的突破产生了新的模型类别，允许ML推理直接在毫瓦供电的物联网设备上运行。一方面，现有的ML到FPGA编译器是为大型FPGA上的深度神经网络而设计的。另一方面，通用HLS工具无法利用ML推理的特定属性，从而导致次优性能。我们提出了MAFIA，这是一种在小型FPGA上编译ML推理的工具，用于物联网应用。MAFIA为线性代数运算提供原生支持，并可以表达各种ML算法，包括最先进的模型。我们表明，MAFIA生成的程序优于最佳性能的商业HLS编译器的变种平均2.5倍。
2021-07-08 cs.AR cs.DC cs.LG
ECOLogic: Enabling Circular, Obfuscated, and Adaptive Logic via eFPGA-Augmented SoCs
ECOLogic通过将轻量级eFPGA嵌入ASIC，利用ECOScore评分指导RTL划分，在保持90%性能、降低480倍功耗和99.7%碳足迹的同时，实现安全可更新的混合计算架构。
2025-08-06 cs.AR cs.ET
Generation of Compiler Backends from Formal Models of Hardware
本文提出从硬件形式模型自动生成编译器后端的方法，利用自动推理算法提升优化能力与正确性保证，缩短开发时间，并通过Glenside和Lakeroad两个案例验证了该方法的有效性。
2024-08-27 cs.AR cs.PL
AMG: Automated Efficient Approximate Multiplier Generator for FPGAs via Bayesian Optimization
本文提出AMG，一个基于贝叶斯优化与并行评估的FPGA自动化近似乘法器生成器，通过简化部分积压缩中的精确半加器并保留粗粒度累加，在可接受误差下显著降低硬件成本，相比已有1167个乘法器平均改进28.70%-38.47%。
2023-10-28 cs.AR
StreamBlocks: A compiler for heterogeneous dataflow computing (technical report)
EPFL（洛桑联邦理工学院）；Lund University（隆德大学）
为了提高性能和效率，系统使用FPGA作为可重构加速器。设计这些系统的一个关键挑战是在处理器和FPGA之间划分计算。适当的劳动分工可能很难提前预测，需要实验和测量。当一项研究需要用新的语言或新的编程模型重写系统的一部分时，其高昂的成本可能会阻碍对不同配置的研究。具有适当的编程模型和针对两个平台的编译器的单语言系统将这种探索简化为使用新编译器指令的简单重新编译。这项工作介绍了StreamBlocks，一个开源的编译器和运行时，使用CAL的低程序设计语言跨异构（CPU/加速器）平台的分区计算。由于StreamBlocks模型的语义和CAL语言，StreamBlocks可以利用多核CPU中的线程并行性和FPGA的固有并行性。StreamBlocks支持使用配置文件引导工具探索设计空间，帮助识别最佳硬件-软件分区。
2021-07-20 cs.AR cs.CL cs.PF
From FPGAs to Obfuscated eASICs: Design and Security Trade-offs
与集成电路（IC）的不可信制造相关联的威胁有很多：盗版、生产过剩、逆向工程、硬件木马等。查找表（如FPGA中）是一种已知的混淆技术。在极端情况下，当电路完全实现为FPGA时，没有任何信息被泄露给对手，但在面积，功率和性能方面的成本很高。在相反的极端情况下，当相同的电路被实现为ASIC时，可以获得同类最佳的性能，但安全性会受到损害。本文探讨了这两者之间的中间解决方案。我们的研究结果得到了自定义CAD工具的支持，该工具探索了FPGA-ASIC设计空间，并实现了基于标准单元的物理合成流程，该流程灵活且与当前设计实践兼容。布局的混淆电路在65纳米的商业技术，展示了所获得的混淆图形和定量。此外，我们的安全分析表明，为了真正隐藏电路的意图（不仅仅是其结构的一部分），模糊设计还必须主要类似于FPGA：只有少量的逻辑可以静态化，以便对手保持不知道电路的功能。
2021-10-13 cs.AR cs.CR
Architectural Design and Performance Analysis of FPGA based AI Accelerators: A Comprehensive Review
Indian Institute of Engineering Science and Technology（印度工程科学与技术学院）
本文综述了基于FPGA的AI加速器的架构设计与性能分析，探讨了硬件层面的优化技术及最新加速器的挑战与未来发展方向。
2026-02-25 cs.AI cs.AR
CODO: An Automated Compiler for Comprehensive Dataflow Optimization
Shanghai Jiao Tong University（上海交通大学）；Guizhou University（贵州大学）
本文提出CODO编译器，通过自动检测和消除粗粒度和细粒度数据流违规，优化FPGA上的数据流加速器，实现计算内核和DNN模型的显著加速。
2026-04-14 cs.AR
A Novel Reconfigurable Architecture of a DSP Processor for Efficient Mapping of DSP Functions using Field Programmable DSP Arrays
现代集成电路技术的发展使得开发更便宜、更快、更小的专用信号处理功能电路成为可能。数字信号处理功能通常在具有可扩展性的ASIC上实现，或者在具有与ASIC相比相对较小的利用率或较低速度的瓶颈的FPGA上实现。现场可编程DSP阵列（FPDA）是被提议的DSP专用设备，类似于FPGA，但具有基本的固定公共模块（CM）（如加法器、减法器、乘法器、缩放单元、移位器）而不是CLB。本文介绍了可重构系统结构的发展，重点介绍了FPDA，它集成了DFT、FFT、DCT、FIR、IIR、DWT等不同DSP功能，通过重构CM之间的互连实现DSP功能之间的切换。所提出的架构已在Virtex5 FPGA上实现了验证。该架构提供了足够的灵活性、并行性和可扩展性。
2013-06-01 cs.AR
A Security-aware and LUT-based CAD Flow for the Physical Synthesis of eASICs
全球化的集成电路（IC）供应链面临着许多威胁，例如盗版、逆向工程、生产过剩和恶意逻辑插入。已经提出了许多混淆方法，通过防止对手完全理解IC（或其部分）来减轻这些威胁。在IC内部使用可重新配置元件是已知的混淆技术，或者作为粗粒度可重新配置块（即，eFPGA）或作为细颗粒元件（即，类似FPGA的查找表）。本文提出了一种安全意识的CAD流程，是基于LUT的，但仍然与基于标准单元的物理合成流程兼容。更确切地说，我们的CAD流程探索了FPGA-ASIC设计空间，并产生了严重混淆的设计，其中只有一小部分逻辑类似于ASIC。因此，我们将这种专用解决方案称为“嵌入式ASIC”（eASIC）。尽管如此，即使对于LUT占主导地位的设计，我们提出的分解和引脚交换算法也可以实现只有ASIC才能达到的性能水平。在安全方面，我们开发了新的基于模板的攻击，并应用现有的攻击，无论是基于预言机和预言机。我们的安全分析显示，SHA-256研究案例的混淆率至少应为45%，以抵御传统攻击，至少应为80%，以抵御基于模板的攻击。当80%混淆的SHA-256设计被物理实现时，它在65 nm商业技术中实现了368 MHz的显着频率，而其FPGA实现（在优越的技术中）仅实现了77 MHz。
2022-07-12 cs.AR cs.CR cs.LO
HIDA: A Hierarchical Dataflow Compiler for High-Level Synthesis
针对现有HLS工具依赖人工探索数据流设计空间导致设计次优的问题，提出分层HLS框架HIDA，通过分层数据流表示与自动分层优化，在FPGA上实现了优于现有HLS工具和RTL神经网络加速器的吞吐量。
2023-11-02 cs.AR cs.PL
From PyTorch to Calyx: An Open-Source Compiler Toolchain for ML Accelerators
University of California, Santa Cruz（加州大学圣克鲁兹分校）；Cornell University（康奈尔大学）
本文提出一个开源编译器工具链，将PyTorch模型转换为可综合的SystemVerilog代码，通过内存分区技术实现高效并行化，生成性能接近行业级工具的FPGA硬件设计。
2025-12-05 cs.AR
Embedded FPGA Developments in 130nm and 28nm CMOS for Machine Learning in Particle Detector Readout
SLAC National Accelerator Laboratory（SLAC国家加速器实验室）；Stanford University（斯坦福大学）
本研究利用开源FABulous框架在130nm和28nm CMOS节点设计并制造了eFPGA，通过模拟高能粒子穿过硅像素传感器验证其作为前端读出芯片的能力，并成功在eFPGA上配置机器学习分类器实现完美精度的数据源减少，为对撞机实验提供了低功耗、高效率且可重构的解决方案。
2024-08-28 cs.AR cs.LG physics.ins-det
Compiling Halide Programs to Push-Memory Accelerators
图像处理和机器学习应用程序从硬件加速中受益匪浅，但现有的编译器要么针对FPGA（牺牲灵活硬件的功率和性能），要么针对ASIC（随着应用程序的变化而迅速过时）。可编程领域特定加速器已经成为这两个极端之间有前途的中间地带，但这种架构传统上是困难的编译器目标。主要障碍是这些加速器通常使用与CPU和GPU不同的内存抽象：将数据流从一个计算内核发送到其他内核的内存，可能重新排序。为了解决由推存储器引起的编译挑战，我们建议修改编译器中间和后端的内存表示，将存储与地址生成和控制逻辑结合在一个单一的结构中-一个统一的缓冲区。我们表明，这种编译器的抽象可以有效地实现在一个可编程的加速器，并设计一个内存映射算法，结合多面体分析和软件矢量化技术，以我们的加速器。我们的评估表明，编译器支持可编程性，同时保持高性能。它可以将各种图像处理和机器学习应用程序编译到我们的加速器上，与FPGA相比，运行时间提高了4.7倍，能效提高了4.3倍。
2021-05-26 cs.AR
X-Volt: Joint Tuning of Driver Strengths and Supply Voltages Against Power Side-Channel Attacks
电源侧信道（PSC）攻击是对高级加密标准（AES）加密核心等敏感硬件的众所周知的威胁。考虑到电源电压（VCC）对功率分布的显著影响，已经提出了基于VCC调谐的各种对策以及其他防御策略。然而，电池的驱动强度在很大程度上被忽视了，尽管它对功率分布也有直接和重大的影响。这是第一次，我们深入探讨了联合调整驱动程序的强度和VCC的前景，作为PSC攻击对策的新的工作原理。为此，我们采取了以下步骤：1）我们开发了一个简单的电路级调优方案; 2）我们实现了一个CAD流程，用于ASIC的设计时评估，使安全评估的IC流片之前; 3）我们实现了一个相关功率分析（CPA）框架，全面和比较的安全分析; 4）我们进行了广泛的实验研究的常规AES设计，实现在ASIC以及FPGA结构，在各种调整方案; 5）我们总结了安全和有效的联合调整的设计准则。在我们的实验中，我们观察到，运行时调整比静态调整更有效，ASIC和FPGA实现。对于后者，AES核心呈现为>11.8x（即，至少11.8倍）的弹性。布局开销可以被认为是可接受的，例如，对于FPGA中最具弹性的调整场景，关键路径延迟约为+10%。我们将发布我们的方法的源代码，以及来自实验研究的工件，经过同行评审。
2022-11-15 cs.AR cs.CR
Hardware-Enabled Fuzzy Inference: Architectures, Platforms, and Emerging Trends
School of Computer Engineering, Iran University of Science and Technology（伊朗理工大学计算机工程学院）；Electrical, Computer, and Systems Engineering Department, Case Western Reserve University（凯斯西储大学电气、计算机和系统工程系）
该综述以平台为中心，全面梳理硬件模糊系统的三类实现，对比各平台特性，指出研究缺口并提出未来方向，为相关研究者与从业者提供参考。
2026-08-06 cs.AR
Distributed Architecture for FPGA-based Superconducting Qubit Control
本研究为开源超导量子比特控制平台QubiC开发了基于FPGA的分布式处理器架构及配套编译器栈，支持低延迟实时反馈与电路中途测量，并在LBNL先进量子测试平台通过transmon量子比特实验验证了其能力。
2024-04-23 cs.AR quant-ph
Automatic Creation of High-Bandwidth Memory Architectures from Domain-Specific Languages: The Case of Computational Fluid Dynamics
数值模拟可以帮助解决复杂的问题。这些算法中的大多数都是大规模并行的，因此由于空间并行性，它们是FPGA加速的良好候选者。现代FPGA器件可以利用高带宽内存技术，但当应用程序是内存受限时，设计人员必须精心设计先进的通信和内存架构，以实现高效的数据移动和片上存储。这个开发过程需要硬件设计技能，这在特定领域的专家中是不常见的。在本文中，我们提出了一个自动化的工具流，从特定领域的语言（DSL）的张量表达式，以生成HBM配备FPGA的并行加速器。设计人员可以使用此流程来集成和评估各种编译器或硬件优化。我们使用计算流体动力学（CFD）作为一个典型的例子。我们的流程从张量操作的高级规范开始，并将基于MLIR的编译器与内部硬件生成流程相结合，以生成具有并行加速器和专用存储器架构的系统，该架构可以有效地移动数据，旨在充分利用可用的CPU-FPGA带宽。我们模拟了具有数百万个元素的应用程序，在针对Xilinx Alveo U280的情况下，使用一个计算单元和自定义精度实现了高达103 GFLOPS。我们的FPGA实现比专家精心设计的英特尔CPU实现节能高达25倍。
2022-11-08 cs.AR
Building Application-Specific Overlays on FPGAs with High-Level Customizable IPs
覆盖是虚拟的、可重新配置的架构，覆盖在物理FPGA结构之上。专门用于一个应用程序或一类应用程序的覆盖提供了快速的重新配置和最小化的性能损失。这种覆盖通常由硬件设计者在寄存器传输级（RTL）用硬件“汇编”语言实现。这篇简短的文章为软件程序员而不是硬件设计人员提出了一个想法，使用高级可定制的IP快速实现特定于应用程序的覆盖。这些IP由规约语言简洁地表示，其抽象级别比RTL高得多，但仍然可以在FPGA上表示许多性能关键的循环和数据优化，因此将以低得多的维护成本和更容易的定制提供具有竞争力的高性能。我们提出了新的语言功能，可以轻松地将IP放在一起叠加。编译器自动实现指定的优化以生成有效的覆盖，暴露用于覆盖的多任务编程接口，并且插入用于调度任务以在覆盖的IP上运行的运行时调度器，尊重任务之间的依赖性。虽然用任何语言编写的应用程序都可以通过编程接口利用覆盖，但我们展示了一个特定的使用场景，其中应用程序本身也是用同一语言简洁地指定的。我们描述了新的语言功能表示覆盖，并说明了LU分解器和卷积神经网络的功能。正在建设一个系统，以实现语言功能和工作量。
2020-09-01 cs.AR cs.PL
LaZagna: An Open-Source Framework for Flexible 3D FPGA Architectural Exploration
School of Electrical and Computer Engineering, Georgia Institute of Technology（佐治亚理工学院电气与计算机工程学院）
LaZagna是一种开源框架，用于自动化生成和评估3D FPGA架构，通过支持高级规格、可综合RTL生成和位流生产，扩展了设计空间并提高了灵活性。
2026-01-22 cs.AR
A Novel Method for Soft Error Mitigation in FPGA using Adaptive Cross Parity Code
与专用集成电路（ASIC）相比，现场可编程门阵列（FPGA）在存在辐射和其他环境危害的情况下更容易受到瞬态故障的影响。因此，错误缓解和恢复技术是绝对必要的，以保护FPGA硬件从软错误所产生的，由于这种瞬态故障。提出了一种基于自适应交叉奇偶检验（ACPC）码的FPGA多位纠错方法。ACPC易于实现，所需的解码电路也很简单。在所提出的方案中，总的配置存储器分为两部分。一部分将包含ACPC硬件，它是静态的，并假定不受任何错误的影响。其他部分将存储用于逻辑的二进制文件，其将被保护免受瞬时错误，并且被假定为是动态可重配置的（部分可重配置区域）。来自辅助存储器的二进制文件通过ACPC硬件，并且在进入可重配置部分之前计算用于前向纠错（FEC）字段的位。在运行时场景中，来自配置存储器的动态可重配置部分的数据将被读回并通过ACPC硬件传递。ACPC硬件将在数据进入动态配置存储器之前纠正错误。我们提出了第一种新的瞬态故障校正方法，使用ACPC代码的FPGA。为了验证设计，我们用Kintex FPGA测试了所提出的方法。我们还测量了不同的参数，如关键路线，功耗，开销资源和纠错效率来估计我们提出的方法的性能。
2015-09-23 cs.AR
FPGA-Accelerated RISC-V ISA Extensions for Efficient Neural Network Inference on Edge Devices
PES University（PES大学）
本文提出四种FPGA加速的RISC-V ISA扩展及集成神经网络加速器，在PYNQ-Z2上实现，相比ARM Cortex-A9基线平均延迟加速2.14倍、能耗降低49.1%，建立了可复现的ISA引导FPGA加速框架。
2025-11-10 cs.AR
A distributed memory, local configuration technique for re-configurable logic designs
集成电路中存储器的使用和位置对其性能起着关键作用。内存需要较大的物理区域，访问时间限制了整体系统性能，并且连接可能导致大量扇出。现代FPGA系统和ASIC包含一个存储器区域，用于根据主机设置的一系列命令设置设备的操作。实现这些设置寄存器需要一定程度的谨慎，否则所得到的实现可能导致大量消耗宝贵资源的大型扇出网络，从而使时序关键路径的放置复杂化。本文提出了一种架构，用于实现和编程这些设置寄存器在一个分布式的方法在FPGA和所提出的架构如何工作在时钟域交叉和动态部分重新配置应用。该设计相比，一个“全球”设置寄存器架构。我们实现的架构，使用英特尔FPGA的Quartus Prime软件针对英特尔FPGA旋风V。它表明，分布式存储器架构具有较小的资源成本（小至25%的ALM和20%的寄存器）相比，全球存储器架构。
2020-03-23 cs.AR
Real Time FPGA Based CNNs for Detection, Classification, and Tracking in Autonomous Systems: State of the Art Designs and Optimizations
本文全面综述了FPGA上部署CNN实现视觉任务的最新进展，涵盖算法优化、硬件平台、开发工具、混合加速架构及软硬件协同设计，为边缘嵌入式低功耗高性能视觉系统开发提供参考。
2025-09-04 cs.AR
Bombyx: OpenCilk Compilation for FPGA Hardware Acceleration
École Polytechnique Fédérale de Lausanne（洛桑联邦理工学院）
Bombyx是一种面向FPGA硬件加速的OpenCilk编译器，通过将OpenCilk程序转换为Cilk-1中间表示，实现高效的任务级并行应用映射，并引入解耦优化提升性能。
2025-11-26 cs.AR
Near Threshold Computation of Partitioned Ring Learning With Error (RLWE) Post Quantum Cryptography on Reconfigurable Architecture
针对基于FPGA的RLWE硬件加速器功耗较高的问题，提出按子组件关键路径分集群、为不同FPGA分区配置对应偏置电压的近阈值计算方案，有效降低功耗且资源占用和吞吐量更优。
2024-05-14 cs.AR cs.CR
Makinote: An FPGA-Based HW/SW Platform for Pre-Silicon Emulation of RISC-V Designs
本文介绍基于FPGA的Makinote平台，用于RISC-V设计硅前仿真，通过96个FPGA集群和FPGA外壳工具，实现大规模RTL仿真，性能较单FPGA提升8倍。
2024-02-05 cs.AR cs.PF
Model Compression and Hardware-Aware Acceleration for Deep Learning on FPGAs: A Co-Design Taxonomy and Comparative Analysis
本综述针对FPGA的深度学习部署，建立压缩与硬件加速的分类体系，分析25项案例研究，发现领域表征缺口，明确六项开放挑战并给出具体下一步方向。
2026-08-25 cs.AR
A brief experience on journey through hardware developments for image processing and its applications on Cryptography
University Of Calcutta（加尔各答大学）
嵌入式应用在图像和视频处理、通信和密码学领域的重要性在当今的研究时代已经占据了更大的空间。在卫星成像、医学成像等领域中，图像信息的改善以改善人类的感知能力，如去模糊、去噪等是新的研究方向。具体来说，我们想详细阐述我们的经验，计算机视觉的重要性，硬件实现的算法比通过软件实现的算法性能好得多的领域之一。到目前为止，嵌入式设计工程师已经成功地通过专用集成电路（ASIC）和/或数字信号处理器（DSP）实现了他们的设计，然而，随着超大规模集成电路技术的进步，一种非常强大的硬件设备，即现场可编程门阵列（FPGA），结合ASIC和DSP的关键优势，开发了具有重新编程的可能性，使其成为非常有吸引力的快速器件，图像和视频数据在多个FPGA中的通信不再远离它们之间的安全传输的主旨，并且密码学的相关性确实是不可避免的。本文介绍了如何使用Xilinx硬件开发平台以及Mathworks Matlab从系统级方法开发基于硬件的计算机视觉算法及其在多个FPGA平台之间的相应密码传输通道，从而有利于开发软硬件协同设计环境。
2012-12-27 cs.AR cs.CR cs.CV
TurboFuzz: FPGA Accelerated Hardware Fuzzing for Processor Agile Verification
State Key Lab of Processors, Institute of Computing Technology, Chinese Academy of Sciences（处理器国家重点实验室，中国科学院计算技术研究所）；University of Chinese Academy of Sciences（中国科学院大学）；University of Cambridge（剑桥大学）；The University of Sydney（悉尼大学）
TurboFuzz利用FPGA加速实现高效的处理器验证，通过优化测试生成和反馈机制提升覆盖率和性能
2026-02-03 cs.AR
Compiler-Driven Simulation of Reconfigurable Hardware Accelerators
Cornell University（康奈尔大学）；Xilinx Inc.（赛灵思公司(西灵克斯公司)）
随着定制的加速器设计越来越受欢迎，以跟上高性能计算的需求，它提出了挑战，现代模拟器设计，以适应这样一个大的各种各样的加速器。现有的模拟器倾向于两个极端：低级和通用的方法，如RTL模拟，可以模拟任何硬件，但需要大量的工作和较长的执行时间;和更高级别的应用程序特定的模型，可以更快，更容易使用，但需要一次性的工程工作。本文提出了一种编译器驱动的仿真工作流程，可以对可配置的硬件加速器进行建模。其核心思想是通过开发一种能够灵活地表示各种硬件结构的中间语言，将结构表示与仿真分离。我们设计的事件队列（EQueue）方言MLIR，方言，可以模拟任意硬件加速器与显式的数据移动和分布式基于事件的控制，我们还实现了一个通用的模拟引擎模型EQueue程序与混合MLIR方言代表不同的抽象层次。我们展示了两个案例研究的Eccile实现的加速器：在现代FPGA的卷积和SIMD处理器的脉动阵列。在前者中，我们表明EQueue模拟是一个国家的最先进的模拟器一样准确，同时提供更高的可扩展性和更低的迭代成本，通过编译器通过。在后者中，我们证明我们的仿真流程可以指导设计人员有效地改善他们的设计使用可视化的仿真输出。
2022-02-01 cs.AR cs.LG cs.PL
Reconfigurable Hardware Accelerators: Opportunities, Trends, and Challenges
随着近年来机器学习、语音识别、人工智能、DNA测序等大数据应用的兴起，计算机体系结构研究界正面临着各种数据爆炸的爆发规模。为实现数据密集型计算的高效性，面向最新应用的异构加速器研究已成为计算机体系结构领域的热点问题。目前，异构加速器的实现主要依赖于专用集成电路（ASIC）、图形处理单元（GPU）、现场可编程门阵列（FPGA）等异构计算单元。在上述典型的异构架构中，基于FPGA的可重构加速器具有以下两个优点：第一，FPGA架构包含大量的可重构电路，满足特定应用运行时的高性能和低功耗要求。其次，采用FPGA的可重构结构快速实现原型系统，具有良好的可定制性和可重构性。目前，在计算机体系结构的顶级会议上，涌现出一批基于FPGA或其他可重构体系结构的加速工作。为了更好地回顾近年来可重构计算加速器的相关工作，本综述保留了可重构加速器架构和算法应用的最新高水平研究成果作为基础。本文对可重构加速器的研究热点和关注领域进行了比较，并对可重构加速器的优势、劣势和挑战进行了分析和说明。最后对加速器体系结构的未来发展趋势进行了展望，希望能为计算机体系结构研究者提供参考。
2017-12-13 cs.AR
Energy-Efficient Hardware Acceleration of Whisper ASR on a CGLA
Nara Institute of Science and Technology（奈良先端科学技术大学院大学）
本文在通用CGLA加速器IMAX上实现并评估了Whisper ASR核心内核，通过软硬件协同设计，预测28nm ASIC能效比NVIDIA Jetson AGX Orin高1.90倍、RTX 4090高9.83倍，为边缘设备可持续ASR提供高能效可编程平台。
2025-11-04 cs.AR
Holistic Optimization Framework for FPGA Accelerators
University of California, Los Angeles（加州大学洛杉矶分校）；Colorado State University（科罗拉多州立大学）
本文提出Prometheus整体优化框架，通过统一设计空间整合任务融合、分块、循环置换等关键优化，并利用非线性规划在资源约束下自动生成比特流，从而在多个基准上超越现有FPGA优化框架，实现高QoR并减少手动调优。
2025-09-23 cs.AR
An FPGA Implementation of Displacement Vector Search for Intra Pattern Copy in JPEG XS
本文提出了一种高效的FPGA架构，用于JPEG XS中内模式复制的位移向量搜索，以提升实际硬件部署的可行性。
2026-03-11 cs.AR cs.CV eess.IV
Bern2Edge: A Neurosymbolic Compiler for Edge Deployment via Bernstein Polynomial Networks
University of California, Irvine（加利福尼亚大学欧文分校）
本文提出Bern2Edge端到端框架，通过知识蒸馏将预训练教师网络转为硬件高效的伯恩斯坦多项式激活表示，支持两种部署路径，在边缘FPGA上实现了延迟、资源占用降低，同时保持较高准确率。
2026-08-24 cs.AR cs.LG
Mix and Match: A Novel FPGA-Centric Deep Neural Network Quantization Framework
Northeastern University（东北大学）；The University of Hong Kong（香港大学）；University of Southern California（南加州大学）
深度神经网络（DNN）在各种应用领域都取得了非凡的性能。为了支持不同的DNN模型，DNN推理在边缘计算平台上的有效实现，例如，ASIC、FPGA和嵌入式系统得到了广泛的研究。由于模型大小和计算量巨大，模型压缩是在边缘设备上部署DNN模型的关键步骤。本文重点介绍了权重量化，一个硬件友好的模型压缩的方法，是补充重量修剪。与现有的方法，使用相同的量化方案的所有权重，我们提出了第一个解决方案，适用于不同的权重矩阵的不同行的量化方案。其动机是（1）不同行中权重的分布不相同;以及（2）实现更好地利用异构FPGA硬件资源的潜力。为了实现这一目标，我们首先提出了一种硬件友好的量化方案，名为2的幂和（SP2），适合于高斯型权重分布，其中乘法运算可以用逻辑移位器和加法器代替，从而实现了FPGA LUT资源的高效实现。相比之下，现有的定点量化适合于均匀类权重分布，并且可以由DSP高效地实现。然后，为了充分利用资源，我们提出了一个以FPGA为中心的混合方案量化（MSQ）与所提出的SP2和定点方案的集成。组合这两种方案可以保持，甚至由于与权重分布的更好匹配而增加准确性。
2020-12-12 cs.AR cs.LG
