Evaluating Computing Platforms for Sustainability: A Comparative Analysis of FPGAs against ASICs, GPUs, and CPUs
Arizona State University（亚利桑那州立大学）
本文通过GreenFPGA工具评估FPGA在不同计算平台下的可持续性，分析其在特定部署条件下比ASICs、GPU和CPU更环保的潜力。
2026-04-22 cs.AR cs.ET
Structured Weight Matrices-Based Hardware Accelerators in Deep Neural Networks: FPGAs and ASICs
Syracuse University（雪城大学）；City University of New York, City College（纽约城市大学城市学院）
工业界和学术界都对硬件加速进行了广泛的研究。在这项工作中，以解决日益增长的需求，在计算能力和内存需求，我们提出了结构化的权重矩阵（SWM）为基础的压缩技术\emph{field programmable gate array}（FPGA）和\emph{application-specific integrated circuit}（ASIC）的实现。在算法部分，基于SWM的框架采用块循环矩阵，以实现精确度和压缩比之间的细粒度权衡。对于每一层以及训练和推理阶段，基于SWM的技术可以将计算复杂性从O（$n^2$）降低到O（$n\log n$），并且将存储复杂度从O（$n^2$）降低到O（$n$）。对于深度卷积神经网络（DCNN）的FPGA实现，与使用MNIST，SVHN和CIFAR-10数据集的相同精度约束下的IBM TrueNorth处理器基线相比，使用基于SWM的框架，我们分别实现了至少152倍和72倍的性能和能效提高。对于长短期记忆（LSTM）网络上的FPGA实现，与基线加速器相比，所提出的基于SWM的LSTM可以实现高达21倍的性能增强和33.5倍的能效增益。对于ASIC实现，基于SWM的ASIC设计在功耗、吞吐量和能效方面表现出令人印象深刻的优势。实验结果表明，该方法非常适合将DNN应用到FPGA和移动/物联网设备上。
2018-03-28 cs.AR cs.DC cs.LG
End-to-end codesign of Hessian-aware quantized neural networks for FPGAs and ASICs
Fermi National Accelerator Laboratory（费米国家加速器实验室）；University of California Berkeley（加州大学伯克利分校）；International Computer Science Institute（国际计算机科学研究所）；Lawrence Berkeley National Laboratory（劳伦斯伯克利国家实验室）；University of California San Diego（加州大学圣地亚哥分校）
本文提出端到端协同设计工作流，结合HAWQ量化、QONNX中间表示和hls4ml工具流，在FPGA和ASIC上高效部署神经网络，并在LHC 40 MHz触发场景中验证了混合精度分类器。
2023-04-13 cs.AR cs.LG hep-ex
Gate-Level Static Approximate Adders
本文比较和分析了适合FPGA和ASIC实现的静态近似加法器。我们考虑了许多静态近似加法器，并评估其性能相对于数字图像处理应用程序使用标准的品质因数，如峰值信噪比和结构相似性指数度量。我们提供了近似加法器的误差度量，以及对应于FPGA和ASIC类型实现的精确和近似加法器的设计度量。对于FPGA实现，我们考虑了Xilinx Artix-7 FPGA，对于ASIC类型实现，我们考虑了32-28 nm CMOS标准数字单元库。虽然从这项工作的推论可以作为一个有用的参考，以确定一个最佳的静态近似加法器的实际应用，特别是，我们发现近似加法器HOAANED，HERLOA和M-HERLOA是优选的。
2021-12-17 cs.AR
Power, Performance, and Area of HPC-Based Malware Detectors: An FPGA and Open-PDK ASIC Study
University of California, Davis（加州大学戴维斯分校）；San Francisco State University（旧金山州立大学）；Worcester Polytechnic Institute（伍斯特理工学院）
该研究针对HPC恶意软件检测器的面积、功耗等未解决问题，设计流水线实现树/规则型检测器，发现其性能优且成本低，减少HPC输入可在保性能时降成本。
2026-10-12 cs.AR cs.CR
FPGA based Agile Algorithm-On-Demand Co-Processor
随着许多实际应用的计算需求不断增长，标准规范频繁变化，以及ASIC的高设计和NRE成本，基于算法敏捷FPGA的协处理器已成为可行的替代方案。在这篇文章中，我们报告了算法敏捷协处理器的总体设计和概念验证实现。
2007-10-25 cs.AR
Partial Reconfiguration for Design Optimization
FPGA设计人员传统上与ASIC设计人员共享类似的设计方法。最值得注意的是，在设计时，FPGA设计人员承诺将逻辑资源固定分配给设计中的模块。在运行时，由于难以避免的低效率来源（例如，操作依赖性）。通过部分重新配置（PR），FPGA资源可以随着时间的推移重新分配。因此，使用PR，设计人员可以尝试通过更好的面积时间调度来减少空闲和利用率不足。在本文中，我们解释了PR风格设计何时、如何以及为什么可以改善ASIC风格设计（无PR）的性能区域帕累托前沿。我们首先引入面积-时间体积的概念来解释为什么PR风格的设计可以改进ASIC风格的设计。我们确定资源利用不足的机会，可以利用公关风格的设计。然后，我们提出了一个一阶分析模型，以帮助设计师决定，如果公关风格的设计可以是有益的。在这种情况下，该模型指向最合适的公关执行策略，并提供了改进的估计。该模型在三个案例研究中得到了验证。
2020-07-31 cs.AR
ECOLogic: Enabling Circular, Obfuscated, and Adaptive Logic via eFPGA-Augmented SoCs
ECOLogic通过将轻量级eFPGA嵌入ASIC，利用ECOScore评分指导RTL划分，在保持90%性能、降低480倍功耗和99.7%碳足迹的同时，实现安全可更新的混合计算架构。
2025-08-06 cs.AR cs.ET
AMG: Automated Efficient Approximate Multiplier Generator for FPGAs via Bayesian Optimization
本文提出AMG，一个基于贝叶斯优化与并行评估的FPGA自动化近似乘法器生成器，通过简化部分积压缩中的精确半加器并保留粗粒度累加，在可接受误差下显著降低硬件成本，相比已有1167个乘法器平均改进28.70%-38.47%。
2023-10-28 cs.AR
From FPGAs to Obfuscated eASICs: Design and Security Trade-offs
与集成电路（IC）的不可信制造相关联的威胁有很多：盗版、生产过剩、逆向工程、硬件木马等。查找表（如FPGA中）是一种已知的混淆技术。在极端情况下，当电路完全实现为FPGA时，没有任何信息被泄露给对手，但在面积，功率和性能方面的成本很高。在相反的极端情况下，当相同的电路被实现为ASIC时，可以获得同类最佳的性能，但安全性会受到损害。本文探讨了这两者之间的中间解决方案。我们的研究结果得到了自定义CAD工具的支持，该工具探索了FPGA-ASIC设计空间，并实现了基于标准单元的物理合成流程，该流程灵活且与当前设计实践兼容。布局的混淆电路在65纳米的商业技术，展示了所获得的混淆图形和定量。此外，我们的安全分析表明，为了真正隐藏电路的意图（不仅仅是其结构的一部分），模糊设计还必须主要类似于FPGA：只有少量的逻辑可以静态化，以便对手保持不知道电路的功能。
2021-10-13 cs.AR cs.CR
Architectural Design and Performance Analysis of FPGA based AI Accelerators: A Comprehensive Review
Indian Institute of Engineering Science and Technology（印度工程科学与技术学院）
本文综述了基于FPGA的AI加速器的架构设计与性能分析，探讨了硬件层面的优化技术及最新加速器的挑战与未来发展方向。
2026-02-25 cs.AI cs.AR
A Security-aware and LUT-based CAD Flow for the Physical Synthesis of eASICs
全球化的集成电路（IC）供应链面临着许多威胁，例如盗版、逆向工程、生产过剩和恶意逻辑插入。已经提出了许多混淆方法，通过防止对手完全理解IC（或其部分）来减轻这些威胁。在IC内部使用可重新配置元件是已知的混淆技术，或者作为粗粒度可重新配置块（即，eFPGA）或作为细颗粒元件（即，类似FPGA的查找表）。本文提出了一种安全意识的CAD流程，是基于LUT的，但仍然与基于标准单元的物理合成流程兼容。更确切地说，我们的CAD流程探索了FPGA-ASIC设计空间，并产生了严重混淆的设计，其中只有一小部分逻辑类似于ASIC。因此，我们将这种专用解决方案称为“嵌入式ASIC”（eASIC）。尽管如此，即使对于LUT占主导地位的设计，我们提出的分解和引脚交换算法也可以实现只有ASIC才能达到的性能水平。在安全方面，我们开发了新的基于模板的攻击，并应用现有的攻击，无论是基于预言机和预言机。我们的安全分析显示，SHA-256研究案例的混淆率至少应为45%，以抵御传统攻击，至少应为80%，以抵御基于模板的攻击。当80%混淆的SHA-256设计被物理实现时，它在65 nm商业技术中实现了368 MHz的显着频率，而其FPGA实现（在优越的技术中）仅实现了77 MHz。
2022-07-12 cs.AR cs.CR cs.LO
Embedded FPGA Developments in 130nm and 28nm CMOS for Machine Learning in Particle Detector Readout
SLAC National Accelerator Laboratory（SLAC国家加速器实验室）；Stanford University（斯坦福大学）
本研究利用开源FABulous框架在130nm和28nm CMOS节点设计并制造了eFPGA，通过模拟高能粒子穿过硅像素传感器验证其作为前端读出芯片的能力，并成功在eFPGA上配置机器学习分类器实现完美精度的数据源减少，为对撞机实验提供了低功耗、高效率且可重构的解决方案。
2024-08-28 cs.AR cs.LG physics.ins-det
X-Volt: Joint Tuning of Driver Strengths and Supply Voltages Against Power Side-Channel Attacks
电源侧信道（PSC）攻击是对高级加密标准（AES）加密核心等敏感硬件的众所周知的威胁。考虑到电源电压（VCC）对功率分布的显著影响，已经提出了基于VCC调谐的各种对策以及其他防御策略。然而，电池的驱动强度在很大程度上被忽视了，尽管它对功率分布也有直接和重大的影响。这是第一次，我们深入探讨了联合调整驱动程序的强度和VCC的前景，作为PSC攻击对策的新的工作原理。为此，我们采取了以下步骤：1）我们开发了一个简单的电路级调优方案; 2）我们实现了一个CAD流程，用于ASIC的设计时评估，使安全评估的IC流片之前; 3）我们实现了一个相关功率分析（CPA）框架，全面和比较的安全分析; 4）我们进行了广泛的实验研究的常规AES设计，实现在ASIC以及FPGA结构，在各种调整方案; 5）我们总结了安全和有效的联合调整的设计准则。在我们的实验中，我们观察到，运行时调整比静态调整更有效，ASIC和FPGA实现。对于后者，AES核心呈现为>11.8x（即，至少11.8倍）的弹性。布局开销可以被认为是可接受的，例如，对于FPGA中最具弹性的调整场景，关键路径延迟约为+10%。我们将发布我们的方法的源代码，以及来自实验研究的工件，经过同行评审。
2022-11-15 cs.AR cs.CR
Hardware-Enabled Fuzzy Inference: Architectures, Platforms, and Emerging Trends
School of Computer Engineering, Iran University of Science and Technology（伊朗理工大学计算机工程学院）；Electrical, Computer, and Systems Engineering Department, Case Western Reserve University（凯斯西储大学电气、计算机和系统工程系）
该综述以平台为中心，全面梳理硬件模糊系统的三类实现，对比各平台特性，指出研究缺口并提出未来方向，为相关研究者与从业者提供参考。
2026-08-06 cs.AR
PACT: Post-route Agentic Checkpoint Tuning for FPGA Timing Closure
College of Integrated Circuits and Micro-Nano Electronics Fudan University（复旦大学集成电路与微纳电子学院）
本文提出PACT框架，用于Vivado设计检查点的后路由调优，在35个UltraScale+检查点上将F_max几何平均提升22.30%，速度较DATuner快6.4倍，令牌成本仅0.16美元/ DCP。
2026-08-27 cs.AR
LaZagna: An Open-Source Framework for Flexible 3D FPGA Architectural Exploration
School of Electrical and Computer Engineering, Georgia Institute of Technology（佐治亚理工学院电气与计算机工程学院）
LaZagna是一种开源框架，用于自动化生成和评估3D FPGA架构，通过支持高级规格、可综合RTL生成和位流生产，扩展了设计空间并提高了灵活性。
2026-01-22 cs.AR
A distributed memory, local configuration technique for re-configurable logic designs
集成电路中存储器的使用和位置对其性能起着关键作用。内存需要较大的物理区域，访问时间限制了整体系统性能，并且连接可能导致大量扇出。现代FPGA系统和ASIC包含一个存储器区域，用于根据主机设置的一系列命令设置设备的操作。实现这些设置寄存器需要一定程度的谨慎，否则所得到的实现可能导致大量消耗宝贵资源的大型扇出网络，从而使时序关键路径的放置复杂化。本文提出了一种架构，用于实现和编程这些设置寄存器在一个分布式的方法在FPGA和所提出的架构如何工作在时钟域交叉和动态部分重新配置应用。该设计相比，一个“全球”设置寄存器架构。我们实现的架构，使用英特尔FPGA的Quartus Prime软件针对英特尔FPGA旋风V。它表明，分布式存储器架构具有较小的资源成本（小至25%的ALM和20%的寄存器）相比，全球存储器架构。
2020-03-23 cs.AR
Real Time FPGA Based CNNs for Detection, Classification, and Tracking in Autonomous Systems: State of the Art Designs and Optimizations
本文全面综述了FPGA上部署CNN实现视觉任务的最新进展，涵盖算法优化、硬件平台、开发工具、混合加速架构及软硬件协同设计，为边缘嵌入式低功耗高性能视觉系统开发提供参考。
2025-09-04 cs.AR
Makinote: An FPGA-Based HW/SW Platform for Pre-Silicon Emulation of RISC-V Designs
本文介绍基于FPGA的Makinote平台，用于RISC-V设计硅前仿真，通过96个FPGA集群和FPGA外壳工具，实现大规模RTL仿真，性能较单FPGA提升8倍。
2024-02-05 cs.AR cs.PF
Model Compression and Hardware-Aware Acceleration for Deep Learning on FPGAs: A Co-Design Taxonomy and Comparative Analysis
本综述针对FPGA的深度学习部署，建立压缩与硬件加速的分类体系，分析25项案例研究，发现领域表征缺口，明确六项开放挑战并给出具体下一步方向。
2026-08-25 cs.AR
A brief experience on journey through hardware developments for image processing and its applications on Cryptography
University Of Calcutta（加尔各答大学）
嵌入式应用在图像和视频处理、通信和密码学领域的重要性在当今的研究时代已经占据了更大的空间。在卫星成像、医学成像等领域中，图像信息的改善以改善人类的感知能力，如去模糊、去噪等是新的研究方向。具体来说，我们想详细阐述我们的经验，计算机视觉的重要性，硬件实现的算法比通过软件实现的算法性能好得多的领域之一。到目前为止，嵌入式设计工程师已经成功地通过专用集成电路（ASIC）和/或数字信号处理器（DSP）实现了他们的设计，然而，随着超大规模集成电路技术的进步，一种非常强大的硬件设备，即现场可编程门阵列（FPGA），结合ASIC和DSP的关键优势，开发了具有重新编程的可能性，使其成为非常有吸引力的快速器件，图像和视频数据在多个FPGA中的通信不再远离它们之间的安全传输的主旨，并且密码学的相关性确实是不可避免的。本文介绍了如何使用Xilinx硬件开发平台以及Mathworks Matlab从系统级方法开发基于硬件的计算机视觉算法及其在多个FPGA平台之间的相应密码传输通道，从而有利于开发软硬件协同设计环境。
2012-12-27 cs.AR cs.CR cs.CV
Reconfigurable Hardware Accelerators: Opportunities, Trends, and Challenges
随着近年来机器学习、语音识别、人工智能、DNA测序等大数据应用的兴起，计算机体系结构研究界正面临着各种数据爆炸的爆发规模。为实现数据密集型计算的高效性，面向最新应用的异构加速器研究已成为计算机体系结构领域的热点问题。目前，异构加速器的实现主要依赖于专用集成电路（ASIC）、图形处理单元（GPU）、现场可编程门阵列（FPGA）等异构计算单元。在上述典型的异构架构中，基于FPGA的可重构加速器具有以下两个优点：第一，FPGA架构包含大量的可重构电路，满足特定应用运行时的高性能和低功耗要求。其次，采用FPGA的可重构结构快速实现原型系统，具有良好的可定制性和可重构性。目前，在计算机体系结构的顶级会议上，涌现出一批基于FPGA或其他可重构体系结构的加速工作。为了更好地回顾近年来可重构计算加速器的相关工作，本综述保留了可重构加速器架构和算法应用的最新高水平研究成果作为基础。本文对可重构加速器的研究热点和关注领域进行了比较，并对可重构加速器的优势、劣势和挑战进行了分析和说明。最后对加速器体系结构的未来发展趋势进行了展望，希望能为计算机体系结构研究者提供参考。
2017-12-13 cs.AR
Multi-Electrostatic FPGA Placement Considering SLICEL-SLICEM Heterogeneity, Clock Feasibility, and Timing Optimization
随着现代FPGA体系结构变得越来越复杂，现代FPGA布局是一个具有多个目标的混合优化问题，包括线长，可布线性，时序收敛和时钟可行性。如今，典型的FPGA器件由异构的SLICE组成，如SLCEL和SLICEM。SLICE的资源可以被配置为{LUT、FF、分布式RAM、DRAM、CARRY}。除了这种异构性，先进的FPGA架构也带来了复杂的约束，如时序，时钟布线，进位链对齐等，上述异构性和约束FPGA布局算法提出了越来越多的挑战。在这项工作中，我们提出了一个多静电FPGA放置器，考虑到上述SLICEL-SLICEM异质性下的时序，时钟路由和进行链对齐的约束。我们首先提出了一个有效的SLICEL-SLICEM异质性模型与一个新的基于静电的密度制定。我们还设计了一个动态调整的预处理和进位链对齐技术来稳定优化收敛。然后，我们提出了一个时间驱动的净加权计划，将定时优化。最后，我们提出了一个嵌套拉格朗日松弛为基础的布局框架，将线长，可布线性，时序和时钟的可行性的优化目标。在学术和工业基准上的实验结果表明，我们的砂矿机在质量和效率上优于最先进的砂矿机。
2023-03-16 cs.AR
An FPGA Implementation of Displacement Vector Search for Intra Pattern Copy in JPEG XS
本文提出了一种高效的FPGA架构，用于JPEG XS中内模式复制的位移向量搜索，以提升实际硬件部署的可行性。
2026-03-11 cs.AR cs.CV eess.IV
SynapticCore-X: A Modular Neural Processing Architecture for Low-Cost FPGA Acceleration
PES University（PES大学）
本文提出面向低成本FPGA的模块化开源神经处理架构SynapticCore-X，集成RISC-V控制核与可配置计算单元，在低成本FPGA上实现低资源占用、时序收敛的高能效神经加速，降低相关研究准入门槛。
2025-11-16 cs.AR
Not All Fabrics Are Created Equal: Exploring eFPGA Parameters For IP Redaction
半导体设计公司依赖第三方代工厂来制造其集成电路（IC）。虽然这种趋势使他们能够解决制造成本问题，但它引入了安全问题，因为外部（和潜在的恶意）方可以访问设计的关键部分并窃取或修改知识产权（IP）。嵌入式FPGA（eFPGA）编辑是通过\textit{redacting}（即，移除）关键部件并将它们映射到定制的可重构结构上。只有受信任方将接收正确的比特流以恢复编辑的功能。虽然以前的研究表明，使用eFPGA是一个充分的条件，以提供对IP威胁，如逆向工程的安全性，这是否真的适用于所有的eFPGA架构还不清楚，从而激发了本文的研究。我们研究了不同的FPGA设计参数所产生的eFPGA结构的安全性。我们描述了功率、性能和面积（PPA）特征，并评估了每个结构对基于SAT的比特流恢复的抵抗力。我们的研究结果鼓励设计人员使用定制的eFPGA结构，而不是现成的商业FPGA，并表明仅考虑编辑结构的比特流大小不足以衡量安全性。
2021-11-08 cs.AR cs.CR
Design of Novel Algorithm and Architecture for Gaussian Based Color Image Enhancement System for Real Time Applications
Dayananda Sagar College of Engineering（达亚南达·萨加尔工程学院）
提出了一种基于高斯分布的彩色图像增强新算法。该算法已设计成适合FPGA/ASIC实现的体系结构。由于高斯分布是一个点扩散函数，它可以平滑图像，因此彩色图像增强是通过首先将原始图像与高斯核卷积来实现的。此外，为了增强像素并将像素转换到0到255的显示范围内，采用了时域处理和增益/偏移校正。该算法不仅提供了更好的动态范围压缩和色彩还原效果，而且实现了图像的色彩恒常性。该设计利用了高度的流水线和并行处理来实现实时的性能。该设计采用符合RTL的Verilog编码实现，适合于单个FPGA，门数利用率为321，804。该方法采用Xilinx Virtex-II Pro XC 2 VP 40 - 7 FF 1148 FPGA器件实现，能够以116帧/秒的实时的视频速率处理高达1600 × 1200像素的高分辨率彩色运动图像。这表明所提出的设计不仅适用于静止图像，而且适用于高分辨率视频序列。
2014-09-14 cs.AR cs.CV
Imbalanced Large Graph Learning Framework for FPGA Logic Elements Packing Prediction
School of Information Science and Technology, Southwest Jiaotong University（西南交通大学信息科学与技术学院）；School of Integrated Circuits, Peking University（北京大学集成电路学院）
本文提出不平衡大图学习框架ImLG，通过专用特征提取与聚合、图过采样和小批量训练预测FPGA逻辑单元装箱结果，显著提升F1分数并改善布线线长与SLICE占用率。
2023-08-07 cs.AR cs.LG
Evaluation of silicon consumption for a connectionless Network-on-Chip
我们提出了一个可预测的片上网络（NoC）的设计和评估，以互连处理单元运行可变比特率的多媒体应用程序。该设计基于无连接策略，其中来自不同通信流的微片在路由器之间的同一通信信道中交织。每个微片携带路由器用于执行相应输出通信信道的仲裁和调度的路由信息。分析比较表明，我们的方法保持平均延迟低于基于资源预留的网络，当这两个网络的工作负载超过80%。我们还评估了FPGA和ASIC技术上提出的NoC，以了解我们的方法在硅消耗方面的权衡。
2014-11-13 cs.AR
Critical Path Aware Timing-Driven Global Placement for Large-Scale Heterogeneous FPGAs
Chengdu Sino Microelectronics System Co.Ltd.（成都中微半导体系统有限公司）
TD-Placer通过时序驱动的全局放置方法，提升大规模异构FPGA的时序性能，实现关键路径延迟的优化。
2025-11-13 cs.AR
From Circuits to SoC Processors: Arithmetic Approximation Techniques & Embedded Computing Methodologies for DSP Acceleration
本文提出基于近似计算、硬件加速和异构计算的算术近似技术与映射方法论，在ASIC、FPGA和VPU上实现高能效DSP与AI加速。
2023-12-22 cs.AR
A Universal LiDAR SLAM Accelerator System on Low-cost FPGA
Keio University（庆应义塾大学）
LiDAR（光探测和测距）SLAM（同时定位与地图构建）是室内清洁、导航以及工业和家庭中许多其他有用应用的基础。从一系列的激光雷达扫描，它构建一个准确的，全球一致的环境模型，并估计机器人在其中的位置。SLAM是固有的计算密集型;这是一个具有挑战性的问题，实现一个快速和可靠的SLAM系统的移动机器人与有限的处理能力。为了克服这些障碍，在本文中，我们提出了一种通用的，低功耗的，资源高效的加速器设计，用于针对资源有限的FPGA的2D LiDAR SLAM。由于扫描匹配是SLAM的核心，所提出的加速器由可编程逻辑部分上的专用扫描匹配核组成，并提供软件接口以方便使用。我们的加速器可以集成到各种SLAM方法，包括基于ROS（机器人操作系统）的方法，用户可以切换到不同的方法，而无需修改和重新合成逻辑部分。我们将加速器集成到三种广泛使用的方法中，即，扫描匹配、粒子滤波和基于图形的SLAM。我们使用真实世界的数据集从资源利用率、速度和输出结果质量方面对设计进行评估。在Pynq-Z2板上的实验结果表明，我们的设计将扫描匹配和循环闭合检测任务加速了14.84倍和18.92倍，分别产生了4.67倍，4.00倍和4.06倍的整体性能提升。我们的设计实现了实时性能，同时仅消耗2.4W并保持精度，这与软件同行甚至最先进的方法相当。
2021-12-30 cs.AR cs.RO
ITP-STDP: A Hardware-Efficient Intrinsic-Timing Power-of-Two Synaptic Learning Engine for On-Chip SNNs
School of Electrical and Electronic Engineering, The University of Sheffield（谢菲尔德大学电子与电气工程学院）；Donghai Laboratory（东海实验室）；Engineering Research Center of Oceanic Sensing Technologyand Equipment, Ministry of Education（教育部海洋传感技术与设备工程研究中心）；State Key Laboratory of Ocean Sensing and Ocean College, Zhejiang University（浙江大学海洋传感与海洋学院国家重点实验室）
针对SNN训练中权重更新计算量大导致的硬件资源与能耗问题，提出基于内在时序二次幂的STDP算法（ITP-STDP）及其硬件架构，通过算法与硬件优化消除大部分计算开销，在FPGA和ASIC平台上实现能效和速度的显著提升。
2026-09-01 cs.AI cs.AR cs.NE
