Multi-core: Adding a New Dimension to Computing
1948年晶体管的发明开创了一个新的技术时代，称为固态电子学。从那时起，电子和制造技术的持续发展和进步导致设备尺寸缩小并变得更小，为提高密度和时钟速度铺平了道路。由于物理定律的基本限制，这种探索突然停止了。但是，对越来越多的计算能力的需求在计算世界中仍然普遍存在。因此，微处理器行业已经开始沿着不同的方向探索这项技术。单个工作单元（CPU）的速度不再是关注的问题，而是增加封装在单个封装中的独立处理器核心的数量已成为新的关注点。这样的处理器通常被称为多核处理器。通过使用多核来扩展性能已经得到了学术界和工业界的广泛关注，不仅台式机，而且笔记本电脑，PDA，手机甚至嵌入式设备都包含这些处理器。在本文中，我们将探讨多核处理器和现有的软件工具，以支持并行的最先进的技术。最后讨论了该领域的研究现状和未来发展趋势。从我们的调查中，我们得出结论，未来几十年将以这种“无处不在的并行处理“的成功为标志。
2010-11-15 cs.AR cs.DC
A Study of the Speedups and Competitiveness of FPGA Soft Processor Cores using Dynamic Hardware/Software Partitioning
现场可编程门阵列（FPGA）为设计人员提供了快速创建硬件电路的能力。FPGA可配置逻辑容量的增加和FPGA成本的降低使设计人员能够更容易地将FPGA纳入其设计中。FPGA供应商已经开始提供可配置的软处理器内核，这些内核可以合成到他们的FPGA产品中。虽然具有软处理器内核的FPGA为设计人员提供了更高的灵活性，但与硬核处理器相比，此类处理器通常具有降低的性能和能耗。在此之前，我们提出了翘曲处理，一种能够通过动态和透明地重新实现关键软件内核作为片上可配置逻辑中的自定义电路来优化软件应用程序的技术。在本文中，我们研究了基于MicroBlaze软核的翘曲处理系统的潜力，以消除软核处理器的性能和能量开销相比，一个硬核处理器。我们证明，基于软核的翘曲处理器实现平均加速比为5.8和57%的能源减少相比，单独的软核。我们的数据表明，基于软核的翘曲处理器产生的性能和能耗与现有的硬核处理器的竞争力，从而扩大了软处理器内核的FPGA上更广泛的应用程序的有用性。
2007-10-25 cs.AR
Multi-core processors - An overview
微处理器已经彻底改变了我们生活的世界，人们正在不断努力制造不仅更快的芯片，而且更智能的芯片。数据级并行、指令级并行和超线程（Intel的HT）等许多技术已经存在，它们显著地提高了微处理器内核的性能。本文首先简要介绍了多核处理器的发展历程，然后介绍了多核处理器技术及其在当今世界的优势。本文最后详细介绍了多核处理器目前面临的挑战，以及业界如何努力解决这些问题。
2011-10-16 cs.AR
Coherence Traffic in Manycore Processors with Opaque Distributed Directories
众核处理器具有大量的通用内核，旨在以多线程方式工作。最近的众核处理器使用可扩展的分布式目录保持一致性。一个重要的例子是Intel Mesh互连，它由片上网络互连“瓦片”组成，每个瓦片都包含计算核心、本地缓存和一致性主机。分布式一致性子系统必须针对每个片外访问进行查询，从而对存储器延迟施加开销。本文研究了Intel Knights Landing处理器的物理布局，特别关注一致性子系统，并揭示了分布式目录中物理内存块的伪随机映射功能。利用这些知识，候选优化，以改善内存延迟，通过最小化的一致性流量进行了研究。尽管这些优化确实提高了存储器吞吐量，但由于映射函数的计算复杂性所导致的固有开销，这最终不会转化为性能增益。
2020-11-10 cs.AR cs.DC
Quad-Core RSA Processor with Countermeasure Against Power Analysis Attacks
Rivest-Shamir-Adleman（RSA）密码系统使用模乘进行加密和解密。因此，通过优化模乘运算可以大大提高RSA算法的性能。本文提出了一种新的并行，高基数蒙哥马利乘法器的1024位多核RSA处理器。每个计算步骤以基数4操作。计算速度提高了4倍以上。我们还实现了一个基于真随机数发生器的弹性块，以保护协处理器免受电源攻击。
2020-09-08 cs.AR
MIPS-Core Application Specific Instruction-Set Processor for IDEA Cryptography - Comparison between Single-Cycle and Multi-Cycle Architectures
单周期处理器仅在一个时钟周期内完成指令的执行。然而，它的时钟周期通常相当长。相反，虽然多周期处理器的时钟频率较高，但完成一条指令需要几个时钟周期。因此，它们的运行时效率取决于执行哪个程序。本文提出了一种新的国际数据加密算法（IDEA）密码处理器。新的设计是一个专用指令集处理器（ASIP），其中通用和专用指令都支持。它是一个单周期MIPS核架构，其平均每指令时钟数（CPI）为1。此外，本文提供了一个比较，以显示所提出的单周期处理器和另一个可比的多周期密码处理器之间的差异。FPGA实现结果表明，两种结构具有几乎相同的编解码吞吐量。但是，以前的处理器消耗的资源几乎是新处理器的两倍。
2019-03-01 cs.AR
CoMeT: An Integrated Interval Thermal Simulation Toolchain for 2D, 2.5D, and 3D Processor-Memory Systems
处理核心和伴随的主存协同工作使现代处理器成为可能。存储器访问消耗计算产生的热量仍然是处理器的一个重要问题。因此，处理器热管理仍然是一个活跃的研究课题。考虑到在真实处理器中测量温度的挑战，大多数热管理研究都是使用模拟进行的。由于在大多数现有的处理器中，核和存储器被制造在单独的封装上，并且存储器具有较低的功率密度，因此处理器中的热管理研究主要集中在核上。与2D处理器相关的内存带宽限制导致了高密度2.5D和3D封装技术。2.5D封装将内核和内存放在同一个封装上。3D封装技术通过在核心本身的顶部堆叠存储器层来进一步实现这一点。这种包装显著增加了功率密度，使处理器易于发热。因此，减轻高密度处理器（与堆叠存储器封装在一起）中的热问题变得更加紧迫。然而，由于现有的间隔热仿真工具链中缺乏对存储器的热建模，它们不适合研究高密度处理器的热管理。为了解决这个问题，我们提出了CoMeT，第一个集成的核心和内存间隔热模拟工具链。CoMeT全面支持高密度和低密度处理器的热模拟，对应于四种不同的核心内存配置-片外DDR内存、片外3D内存、2.5D和3D。CoMeT支持几个新的功能，促进覆盖系统的研究。与同等的最先进的核心工具链相比，CoMeT只增加了约5%的模拟时间开销。CoMeT的源代码已在MIT许可证下开放供公众使用。
2022-03-17 cs.AR
Heterogeneous Dual-Core Overlay Processor for Light-Weight CNNs
轻量级卷积神经网络（CNN）具有小的复杂度，并且是低功耗、高吞吐量推理的良好候选者。这样的网络在计算通信（CTC）比率和层之间的计算模式方面是异构的，特别是对于不同的层类型。然而，现有的AI处理器要么使用同构处理元件（PE），导致低运行时PE效率，要么顺序地在异构PE上运行不同的层，引入资源冗余。本文提出了一种异构双核架构（dual-OPU），其中一个内核针对常规卷积层进行了优化，另一个内核针对深度卷积层进行了优化。PE与每个核心是同质的。为了充分利用双核的并行性，我们开发了一种调度算法，在双核上并行执行不同输入图像的层，并平衡并行工作负载。同时，我们自动调整核心的PE数量，并调整每个PE的输入大小，以最大限度地提高吞吐量。与单个网络相同面积的单核处理器相比，异构双OPU平均可将运行时PE效率和吞吐量分别提高11%和31%。对于多个网络的工作负载，与扩展到相同区域的最先进的处理器相比，双OPU的平均吞吐量提高了11%。据我们所知，这是第一次深入研究轻量级CNN的异构双核处理器。
2021-10-03 cs.AR
Dynamic Lockstep Processors for Applications with Functional Safety Relevance
锁步处理是一种公认的技术，用于帮助保护功能安全相关的处理，例如，可能导致错误执行代码的单一扰乱错误。然而，锁步处理器确实以不利于将受益于多核处理器的架构和应用的方式绑定处理资源。我们提出了一种新的按需同步的核心/处理器的锁步操作具有后处理资源释放，一个概念，有利于实现模块化冗余的核心/处理器阵列。我们讨论的基本设计和一些实现注意事项的工作取得了日期。
2021-07-19 cs.AR
RevaMp3D: Architecting the Processor Core and Cache Hierarchy for Systems with Monolithically-Integrated Logic and Memory
ETH Zurich（苏黎世联邦理工学院）；MangoBoost；University of Toronto（多伦多大学）；POSTECH（浦项科技大学）
RevaMp3D通过移除共享缓存、优化流水结构、利用M3D内存等方法，提升处理器性能并降低能耗。
2026-08-18 cs.AR cs.DC
STOMP: A Tool for Evaluation of Scheduling Policies in Heterogeneous Multi-Processors
近年来，异构芯片多处理器的激增达到了前所未有的水平。传统的同构平台在实现高性能超低功耗计算方面表现出了根本的局限性，特别是在具有实时执行期限或关键性约束的应用领域。通过将正确的通用核心和硬件加速器组合在一起，以及适当的芯片互连和存储器技术，异构芯片多处理器已成为一种有效的高性能和低功耗计算替代方案。异构架构的挑战之一涉及跨芯片中的各种选项的应用任务（进程、线程）的高效调度。因此，关键是要提供工具，使早期的原型和评估的新的调度策略的异构平台。在本文中，我们提出了STOMP（调度技术优化在异构多处理器），一个模拟器的快速实施和评估的任务调度策略在多核/多处理器系统中的一个方便的接口，以简单的方式“插入”新的调度策略。STOMP的彻底验证表现出较小的相对误差相比，在稳态分析过程中的封闭形式的等效模型。
2020-07-28 cs.AR cs.DC
Implications of Integrated CPU-GPU Processors on Thermal and Power Management Techniques
具有集成在同一管芯上的架构上不同的核（CPU和GPU）的异构处理器由于这些核之间的共享热/功率预算而导致热和功率管理技术的新挑战和机遇。在本文中，我们表明，新的并行编程范式（例如，OpenCL）在工作负载、散热/电源管理单元和操作系统之间建立了更紧密的耦合。使用详细的热量和功率地图的模具从红外成像，我们证明，在传统的多核CPU相比，异构处理器表现出更高的耦合行为的动态电压和频率缩放和工作负载调度，在其对性能，功率和温度的影响。此外，我们表明，通过考虑到不同的计算核心的核心架构和相对接近的差异，可以实现更好的调度方案，以降低功率密度和峰值温度的模具。本文的研究结果可用于提高异构CPU-GPU处理器的热效率和功耗效率。
2018-08-29 cs.AR
MultiVic: A Time-Predictable RISC-V Multi-Core Processor Optimized for Neural Network Inference
FZI Research Center for Information Technology（FZI信息技术研究中心）；Karlsruhe Institute of Technology（卡尔斯鲁厄理工学院）
MultiVic是一种优化用于神经网络推断的RISC-V多核处理器，通过可预测的核心和本地暂存器内存实现高性能和低时间波动。
2026-02-25 cs.AR
SecureD: A Secure Dual Core Embedded Processor
嵌入式计算系统的安全性正成为最重要的关注，因为这些设备变得越来越普遍，包含个人信息，并越来越多地用于金融交易。以嵌入式系统为目标的安全攻击可以非法获取这些设备中的信息或破坏信息。嵌入式系统遇到的两种最常见的攻击类型是代码注入和功耗分析攻击。过去，针对这两种类型的攻击分别提出了许多基于硬件和软件的对策。然而，在基于处理器的嵌入式系统中，没有一个系统可以同时对抗这两种突出的攻击。因此，本文首次提出了一种在双核嵌入式系统中同时对抗代码注入攻击和基于功耗分析的侧信道攻击的软硬件方法。该处理器名为SecureD，与标准双处理系统相比，其面积开销仅为3.80%，平均运行时间增加20.0%。使用一组行业标准应用程序基准测试来测量开销，其中包括两个加密程序和五个其他程序。
2015-11-05 cs.AR
CLEAR: Cross-Layer Exploration for Architecting Resilience - Combining Hardware and Software Techniques to Tolerate Soft Errors in Processor Cores
我们提出了第一种框架，它克服了一个主要的挑战，在设计的数字系统，是弹性可靠性故障：实现所需的弹性目标，以最小的成本（能源，电力，执行时间，面积），通过结合弹性技术在各个层次的系统堆栈（电路，逻辑，架构，软件，算法）。这也被称为跨层弹性。在本文中，我们专注于辐射引起的处理器核的软错误。我们解决单粒子翻转（SEU）和单粒子多重翻转（SEMU）在陆地环境中。我们的框架自动和系统地探索了大空间的综合弹性技术及其组合跨系统堆栈的各个层（本文中的586个跨层组合），得出了具有成本效益的解决方案，以最小的成本实现弹性目标，并为新的弹性技术的设计提供了指导方针。我们证明了我们的框架的实用性和有效性，使用两种不同的设计：一个简单的，有序的处理器核心和一个复杂的，无序的处理器核心。我们的研究结果表明，精心优化的电路级加固，逻辑级奇偶校验和微架构恢复的组合提供了一个高成本效益的软错误弹性解决方案的通用处理器内核。例如，对于无序内核，仅以2.1%的能源成本（对于有序内核为6.1%）实现了静默数据损坏率的50倍改进，而没有速度影响。然而，在对软错误对应用程序基准测试的影响进行全面分析的指导下，选择性电路级加固也提供了一种具有成本效益的软错误恢复解决方案（静默数据损坏率提高50倍，额外的能源成本约为1%）。
2016-06-23 cs.AR
Design of multimedia processor based on metric computation
媒体处理应用程序（如信号处理、2D和3D图形渲染以及图像压缩）是当今许多嵌入式系统中的主要工作负载。这些媒体应用的实时性约束对当今处理器的低成本、低功耗和减少设计延迟的性能提出了苛刻的要求。为了满足这些挑战，一个快速和有效的策略在于升级低成本的通用处理器核心。这种方法是基于一个通用的RISC处理器核心的个性化，根据目标多媒体应用的要求。因此，如果额外的成本是合理的，则通用处理器GPP核可以用指令级协处理器、粗粒度专用硬件、自组织存储器或新的GPP核来实施。通过这种方式，最终的设计解决方案是根据应用需求量身定制的。所提出的方法是基于三个主要步骤：第一个是使用有效的指标的目标应用程序的分析。第二步是根据第一步的结果和建议选择适当的体系结构模板。第三步是架构生成。这种方法是实验使用各种图像和视频算法显示其可行性。
2006-08-18 cs.AR
Ara2: Exploring Single- and Multi-Core Vector Processing with an Efficient RVV 1.0 Compliant Open-Source Processor
本文提出首款支持RISC-V V 1.0的开源向量处理器Ara2，通过22nm实现与多核扩展分析，揭示多向量核可突破标量发射率瓶颈，实现3倍性能与1.5倍能效提升。
2024-06-17 cs.AR
RISC-V processor enhanced with a dynamic micro-decoder unit
本文针对RISC-V处理器设计的安全与能效约束，评估了在RISC-V核心特定流水线阶段集成受CISC启发的动态微解码单元的成本与收益，该单元可实现动态自定义指令序列执行，支持二进制压缩、行为混淆等场景。
2024-06-21 cs.AR
New Trends in Parallel and Distributed Simulation: from Many-Cores to Cloud Computing
计算体系结构和网络的最新进展正在将并行计算系统带给大众，从而增加了这些类型系统的潜在用户的数量。特别是，两个重要的技术发展正在发生在计算频谱的末端：在“小”规模上，处理器现在包括越来越多的独立执行单元（核心），在这一点上，仅仅CPU可以被认为是并行共享内存计算机;在“大”规模上，云计算范例允许应用程序通过按需付费模型从大池中提供资源来扩展。多核处理器和云都需要对应用程序进行适当的修改，以利用它们提供的功能。在本文中，我们分析了并行和分布式仿真技术的最新发展，并评估了它们对多核架构或云的适用性。事实证明，当前的大多数方法在可用性和自适应性方面都存在局限性，这可能会阻碍它们在这些新计算架构中的应用。我们提出了一个自适应的模拟机制，基于多智能体系统的范例，部分地解决这些限制。虽然这是不可能的，一个单一的方法将在上述两种设置都很好地工作，我们认为，所提出的自适应机制具有有用的功能，使其在多核处理器和云系统的吸引力。这些功能包括通过迁移仿真组件来降低通信成本的能力，以及在运行时向执行架构添加（或删除）节点的支持。我们还将证明，在额外的支持层的帮助下，可以在不可靠的资源上执行并行和分布式仿真。
2017-04-04 cs.AR cs.DC
An Efficient Multicast Addressing Encoding Scheme for Multi-Core Neuromorphic Processors
针对多核类脑处理器核间通信成本高的问题，提出一种分层位串编码组播寻址方案，在相同路由位数下扩展寻址能力，并在实际任务中使面积成本降低约29%、能耗减少约50%。
2024-11-18 cs.AR cs.NE
MACO: Exploring GEMM Acceleration on a Loosely-Coupled Multi-core Processor
本文提出松耦合多核架构 MACO，通过基于 tile 的指令集、硬件辅助预取与锁定及预测性地址转换，在 GEMM 和深度神经网络负载上实现高可扩展性与最高 1.1 TFLOPS、88% 的计算效率。
2024-04-30 cs.AR
Heterogeneous processor pipeline for a product cipher application
在诸如多媒体（编码/解码/播放媒体）、网络（交换和路由）、数字安全、科学数据处理等广泛的应用中，处理作为流接收的数据是现代嵌入式设备通常执行的任务。因此，硬件加速方法来提高这类应用程序的性能构成了一个重要的研究领域。在本文中，我们提出了一个这样的方法来处理流数据，即多处理器流水线架构的评估。硬件是基于多处理器片上系统（MPSoC），使用数据加密算法作为案例研究。该算法在粗粒度级别上进行分区，并使用专门配置的Xtensa LX 3内核映射到具有五个处理器内核的MPSoC上。然后通过加强和修剪每个处理器核的资源来选择性地优化系统。优化后的系统进行评估，并与最佳的单处理器片上系统（SoC）相同的应用程序。观察到用于数据加密算法的多处理器流水线系统提供了显著的速度提升，高达单处理器系统的4.45倍，这接近于五级流水线的理想速度提升。
2014-03-28 cs.AR
MEEK: Re-thinking Heterogeneous Parallel Error Detection Architecture for Real-World OoO Superscalar Processors
本文提出首个完整RTL设计MEEK，通过软硬件协同设计将异构并行错误检测架构集成到开源SoC中，以轻微修改实现微秒级错误检测且开销可承受。
2025-04-02 cs.AR
Performance Study of Partitioned Caches in Asymmetric Multi-Core Processors
本文研究非对称多核处理器中L2和末级缓存的分区策略，基于PARSEC和SPLASH2多线程基准，提出介于完全共享与完全私有之间的中间缓存设计，以优化功耗和缓存缺失代价。
2023-04-11 cs.AR
ControlPULP: A RISC-V On-Chip Parallel Power Controller for Many-Core HPC Processors with FPGA-Based Hardware-In-The-Loop Power and Thermal Emulation
本文提出ControlPULP，一个基于RISC-V的开源并行功率控制器平台，通过多核集群加速实时功率管理策略，在72核HPC处理器用例中实现4.9倍加速和DVFS跟踪偏差小于3% TDP。
2024-02-21 cs.AR
CADS: Core-Aware Dynamic Scheduler for Multicore Memory Controllers
Technical University of Madrid（马德里理工大学）；Illinois Institute of Technology（伊利诺伊理工学院）
内存控制器调度在共享DRAM带宽的多核处理器中至关重要。由于来自处理器的多个核的请求数量的增加成为瓶颈的来源，因此有效地调度请求对于利用这些处理器提供的所有计算能力是必要的。然而，当前的多核处理器正在使用传统的存储器控制器，其是为单核处理器设计的。它们无法适应在多个内核上同时运行的内存工作负载的变化特征。现有的缓存器可能会破坏来自不同内核的数据请求之间的局部性和存储体并行性。因此，考虑并适应存储器访问特性，并有效和公平地共享存储器资源的新型存储器控制器是必要的。介绍了一种用于多核存储控制器的核心感知动态调度算法CADS。CADS使用强化学习（RL）在运行时动态地改变其调度策略。我们的调度程序利用多个核心的数据请求之间的局部性，并利用并行访问多个银行的DRAM。CADS还能够共享DRAM，同时保证所有访问内存的核心的公平性。使用CADS策略，我们实现了更好的每指令周期（CPI）在运行内存密集型和计算密集型PARSEC并行基准同时，和16%的CPI与SPEC 2006基准。
2019-07-17 cs.AR cs.LG
Debug Support, Calibration and Emulation for Multiple Processor and Powertrain Control SoCs
具有多个处理器内核的复杂SoC的引入带来了新的开发挑战，因此开发支持现在是选择片上系统（SoC）的决定性因素。所提出的发展支助战略利用架构和技术方法应对挑战。多核中断支持（MCDS）架构使用交叉触发器和多核中断和挂起开关提供灵活的触发。通过片上时间戳，保证时间跟踪顺序下降到周期级别。封装尺寸ICE（PSI）方法是一种在不改变器件行为的情况下包括跟踪缓冲器、覆盖存储器、处理资源和通信接口的新颖方法。PSI不需要外部仿真盒，因为调试主机使用标准接口直接与SoC连接。
2007-10-25 cs.AR
Tolerating Soft Errors in Processor Cores Using CLEAR (Cross-Layer Exploration for Architecting Resilience)
我们提出了CLEAR（跨层探索架构弹性），第一个同类框架，它克服了一个主要的挑战，在设计的数字系统，是弹性可靠性故障：实现所需的弹性目标，以最小的成本（能源，电力，执行时间，面积）通过结合弹性技术跨各层的系统堆栈（电路，逻辑，架构，软件，算法）。这也被称为跨层弹性。在本文中，我们专注于辐射引起的处理器核的软错误。我们解决单粒子翻转（SEU）和单粒子多重翻转（SEMU）在陆地环境中。我们的框架自动和系统地探索了大空间的综合弹性技术及其组合跨系统堆栈的各个层（本文中的586个跨层组合），得出了具有成本效益的解决方案，以最小的成本实现弹性目标，并为新的弹性技术的设计提供了指导方针。我们的研究结果表明，精心优化的电路级加固，逻辑级奇偶校验和微架构恢复的组合提供了一个高成本效益的软错误弹性解决方案的通用处理器内核。例如，对于无序内核，仅以2.1%的能源成本（对于有序内核为6.1%）实现了静默数据损坏率的50倍改进，而没有速度影响。然而，在对软错误对应用程序基准测试的影响进行全面分析的指导下，（应用程序感知）选择性电路级加固也提供了一种具有成本效益的软错误恢复解决方案（静默数据损坏率提高50倍，额外的能源成本约为1%）。
2017-09-28 cs.AR
Coordinated Management of Processor Configuration and Cache Partitioning to Optimize Energy under QoS Constraints
提高能效的一种有效方法是对硬件资源进行节流，以满足特定的性能目标，该目标被指定为QoS约束，与在多核系统上运行的所有应用程序相关联。现有技术已经提出了资源管理（RM）框架，其中以协调的方式管理分配给每个处理器的末级高速缓存（LLC）的份额和每个处理器的电压-频率（VF）设置以减少能量。这种方案的缺点在于，虽然一个核为另一个核放弃LLC资源，但是性能下降必须通过更高的VF设置来补偿，这导致能耗的二次增加。通过允许每个核适于利用指令和存储器级并行（ILP/MLP），实现了显著更高的能量节省。本文提出了一种用于LLC分区、处理器自适应和每核VF扩展的协调RM。第一个贡献是一个系统的研究资源权衡时，使三个类的资源之间的协调方式进行交易。第二个贡献是一个新的RM框架，利用这些权衡，以节省更多的能源。最后，准确建模资源节流对性能的影响的一个挑战是高精度地预测MLP的量。为此，本文贡献了一种机制，估计不同的处理器配置和LLC分配的MLP的效果。总体而言，我们表明，高达18%的能源，平均10%，可以节省使用所提出的计划。
2019-11-12 cs.AR
Multi Core SSL/TLS Security Processor Architecture Prototype Design with automated Preferential Algorithm in FPGA
针对SSL、TLS协议的高速网络安全处理器（NSP），在片上系统（SOC）上实现了一种流水线结构，所有加密、哈希和密钥交换算法的硬件信息都以位文件的形式存储在闪存中。NSP在电子商务、虚拟专用网络（VPN）和其他需要数据保密的领域中找到应用。本工作的动机是动态执行应用程序的规定的吞吐量在预算的硬件资源和功率。提出了一种基于用户给出的有效系统指数（ESI）预算（包括功率、吞吐量和资源）的密码集选择算法。所选安全算法的位文件从闪存下载到现场可编程门阵列（FPGA）的部分区域。所提出的SOC控制通过PCI在系统中运行的应用程序与网络的以太网接口之间的数据通信。部分配置功能在ZYNQ 7z 020-clg 484 FPGA平台的ISE14.4套件中使用。性能
2014-10-28 cs.AR
Validating Simplified Processor Models in Architectural Studies
对具有复杂微架构的多核进行周期精确的软件仿真通常非常缓慢。人们使用简化的核心模型来获得模拟速度。然而，一个持续的问题是，在何种程度上从一个简化的核心模型得出的结果可以用来描述一个真正的机器的行为。我们提出了一种新的方法来验证简化的仿真模型，它侧重于跨基准和架构的度量值的趋势，而不是绝对度量值的误差。为了说明这种方法，我们进行了一个案例研究，使用FPGA加速周期准确的全系统仿真器。我们评估了三个高速缓存替换策略的10阶段的顺序核心模型，然后重新进行所有的实验，取代1-IPC核心模型的10阶段的核心模型。我们发现，1-IPC核心模型一般产生定性相同的结果，准确的核心模型，除了一些不匹配。我们认为，大多数观察到的不匹配是无法区分的实验噪声或对应的情况下，即使在准确的模型中的政策差异显示出不确定的结果。我们认为，一旦理解了简化的影响，使用简化的核心模型来研究特征是公平的。对分支预测器和多线程基准的缩放特性的其他研究加强了我们的论点。然而，简化模型的验证需要详细的循环精确模型！
2016-10-06 cs.AR
JuxtaPiton: Enabling Heterogeneous-ISA Research with RISC-V and SPARC FPGA Soft-cores
由于Dennard缩放的结束，能量效率已经成为计算机体系结构中越来越重要的关注点。异构微架构已经被探索作为实现更好的能量效率的一种方式，并且异构微架构芯片在移动环境中已经变得普遍。最近的研究已经探索使用异构ISA、异构微架构、通用核来实现进一步的能量效率增益。然而，没有开源硬件实现的异构ISA处理器可用于研究，和异构ISA处理器的有效研究需要FPGA原型提供的仿真速度。这项工作描述了我们通过将一个小型RISC-V核心集成到OpenPiton框架中来创建JuxtaPiton的经验，OpenPiton框架使用修改后的OpenPiton T1核心。这是第一次将新的内核与OpenPiton框架集成，而JuxtaPiton是第一个开源的、通用的、异构的ISA处理器。JuxtaPiton继承了OpenPiton的所有功能，包括可以引导全栈Debian Linux的重要FPGA仿真基础设施。使用这个基础设施，我们调查的面积和时间的影响，使用新的RISC-V核心的FPGA和新的核心运行微基准测试的性能。
2018-11-20 cs.AR
Core interface optimization for multi-core neuromorphic processors
本文针对多核神经形态处理器核心接口的PPA瓶颈，提出基于分层仲裁器树的仲裁机制和带电流传感完成检测的异步CAM路由存储器，显著降低延迟与能耗并提高吞吐量，同时适用于通用异步电路。
2023-08-08 cs.AR cs.NE
NoX: a Compact Open-Source RISC-V Processor for Multi-Processor Systems-on-Chip
针对边缘计算 MPSoCs 集成需求，本文提出紧凑型开源即插即用 32 位 RISC-V 核心 NoX，采用 4 级单发射顺序流水线与全旁路技术，在资源受限下实现了更优的资源使用与性能折中。
2024-06-25 cs.AR cs.CE
MERE: Hardware-Software Co-Design for Masking Cache Miss Latency in Embedded Processors
研究针对标量顺序核心实现预执行面临的面积与缓存竞争挑战，提出首个全栈软硬件协同设计系统MERE，通过自适应预执行机制在低于5%开销下实现2宽乱序核心93.5%的性能。
2025-04-02 cs.AR
Effective Pre-Silicon Verification of Processor Cores by Breaking the Bounds of Symbolic Quick Error Detection
我们提出了一种新的方法来预硅处理器设计的验证。硅前验证的目的是在早期阶段发现设计中的逻辑错误，从而避免时间和成本密集的硅后调试。我们的方法依赖于符号快速错误检测（符号QED或SQED）。SQED的目标是通过结合有界模型检验（BMC）和QED测试来发现设计的符号表示中的逻辑错误。QED测试在生成触发bug的短指令序列（跟踪）方面非常强大。我们扩展了现有的SQED方法与象征性的起始状态。这样，我们使BMC工具能够在生成跟踪时任意选择起始状态。为了避免误报，（例如，在根据处理器指令集体系结构可能不具有的不可达状态中开始的跟踪），我们定义约束以限制可能的开始状态的集合。我们证明，这些约束条件，连同合理的假设系统的行为，使我们能够避免误报。使用我们的方法，我们发现了开源RISC-V处理器内核中以前未知的漏洞，这些漏洞是现有方法无法检测到的。此外，我们的新方法在检测具有长痕迹的错误和检测硬件木马方面优于现有方法，即，未经授权的设计修改。
2021-06-18 cs.AR cs.LO
A scalable multi-core architecture with heterogeneous memory structures for Dynamic Neuromorphic Asynchronous Processors (DYNAPs)
Computer Systems Lab, School of Engineering & Applied Sciences, Yale University（耶鲁大学工程与应用科学学院计算机系统实验室）；Center of Theoretical Neuroscience, Columbia University（哥伦比亚大学理论神经科学中心）；Institute of Neuroinformatics, University of Zurich and ETH Zurich（苏黎世大学与苏黎世联邦理工学院神经信息学研究所）
类脑计算系统包括使用异步事件进行计算和通信的神经元网络。这种类型的表示在神经形态电子系统的带宽和功耗方面提供了几个优点。然而，在大规模系统中管理异步事件的流量在电路复杂性和存储器要求方面都是一项艰巨的任务。在这里，我们提出了一种新的路由方法，采用分层和网状路由策略，并结合异构内存结构，最大限度地减少内存需求和延迟，同时最大限度地提高编程的灵活性，以支持广泛的基于事件的神经网络架构，通过参数配置。我们验证了所提出的方案，在原型多核神经形态处理器芯片，采用混合模拟/数字电路，用于仿真突触和神经元动力学与异步数字电路管理的地址事件流量。我们提出了一个理论分析建议的连接方案，描述的方法和电路来实现这样的计划，并表征原型芯片。最后，我们展示了使用的神经形态处理器与卷积神经网络的实时分类的视觉符号被闪烁到动态视觉传感器（DVS）在高速。
2017-08-16 cs.AI cs.AR
TensorPool: A 3D-Stacked 8.4TFLOPS/4.3W Many-Core Domain-Specific Processor for AI-Native Radio Access Networks
University of Bologna（博洛尼亚大学）
为满足6G无线接入网络物理层AI集成需求，提出TensorPool多核处理器，通过3D堆叠提升能效，实现8.4TFLOPS/4.3W的高性能计算，显著提升AI原生PHY的计算效率。
2026-10-22 cs.AR
Memory Performance of AMD EPYC Rome and Intel Cascade Lake SP Server Processors
现代处理器，特别是服务器领域的处理器，每一代都集成了更多的内核。这通常增加了它们的复杂性，特别是存储层次结构的复杂性。当数据不利地分布在可用资源上时，在这样的处理器上执行的软件可能遭受性能降级。为了优化数据放置和访问模式，有必要深入分析处理器设计及其对性能的影响。本文详细描述并实验评估了AMD EPYC Rome和Intel Xeon Cascade Lake SP服务器处理器的存储层次结构。它们不同的微架构导致不同的内存延迟性能模式，特别是远程缓存访问。我们的研究结果说明了复杂的NUMA属性以及数据放置和缓存一致性状态如何影响对本地和远程位置的访问延迟。本文还比较了理论和有效带宽访问数据在不同的内存水平和主内存带宽饱和减少核心数。所提出的见解是给定的微架构，这使得实际的性能工程的复杂应用程序的性能建模的基础。此外，对侧信道攻击的安全研究也可以利用所提出的研究结果。
2022-04-07 cs.AR
Snitch: A tiny Pseudo Dual-Issue Processor for Area and Energy Efficient Execution of Floating-Point Intensive Workloads
数据分析、机器学习和科学计算等数据并行应用对新兴系统每秒浮点运算的需求不断增长。随着集成密度的增加，对能源效率的追求成为头号设计问题。虽然专用加速器提供了高能效，但它们过于专业化，难以适应算法的变化。我们提出了一个架构概念，解决了实现极端的能源效率的问题，同时仍然保持高灵活性作为一个通用的计算引擎。其关键思想是将一个名为Snitch的小型10 kGE控制核心与一个双精度FPU配对，以调整计算控制比。虽然传统上最大限度地减少非FPU面积和实现高浮点利用率一直是一个权衡，与Snitch，我们实现了这两个，通过增强ISA与两个最小的侵入性扩展：流语义寄存器（SSR）和浮点重复指令（FREP）。SSR允许内核隐式地将加载/存储指令编码为寄存器读/写，从而省略了许多显式的存储器指令。FREP扩展通过对来自微循环缓冲区的指令进行排序来并行处理浮点和整数流水线。这些ISA扩展显著降低了内核的压力，并将其释放给其他任务，使Snitch和FPU有效地以3.2%的最小增量成本双重发布。两个低开销ISA扩展使Snitch比当代向量处理器通道更灵活，实现了$2\times$能效改进。我们已经评估了建议的核心和ISA扩展在22纳米技术的八核集群。我们在多个并行微内核上实现了超过$5\times$的多核加速和$3.5\times$的能效增益。
2020-10-08 cs.AR
The microarchitecture of a multi-threaded RISC-V compliant processing core family for IoT end-nodes
物联网终端节点需要低功率处理平台，其特征在于由运行并发控制线程的处理器核心控制的异构专用单元。这种架构方案适合RISC-V指令集的主要目标应用领域之一。我们提出了一个开源处理核心，在软件方面符合RISC-V，在硬件方面符合流行的Pulpino处理器平台，同时支持物联网应用的交错多线程。后一个功能是在这个应用领域的一个新的贡献。我们报告的微架构设计的细节以及性能数据。
2017-12-13 cs.AR
SIMF: Single-Instruction Multiple-Flush Mechanism for Processor Temporal Isolation
微体系结构时序攻击是一种信息泄漏攻击，它利用现代处理器中的分时微体系结构组件，如高速缓存、翻译后备缓冲器（TLB）、分支预测单元（BPU）和推测执行，从受害进程或线程泄漏关键信息。为了减轻这种攻击，操作系统级解决方案广泛使用用于刷新核上状态的机制，因为核上状态对于分区来说太昂贵了。在这些系统中，刷新操作在软件中实现（使用高速缓存维护指令），这严重限制了定时攻击保护的效率。为了弥合这一差距，我们提出了专门的硬件支持，单指令多刷新（SIMF）机制，以刷新核心级状态，其中包括L1缓存，BPU，TLB和寄存器文件。我们通过将其实现为ISA扩展来演示SIMF，即，flushx指令，在标量有序RISC-V处理器中。所得到的处理器原型上Xilinx ZCU 102 FPGA和验证与国家的最先进的seL 4微内核，Linux内核在多核的情况下，和缓存定时攻击。我们的评估结果表明，SIMF显着的冲洗的开销超过两个因素的执行时间，并减少动态指令数的数量级。
2022-04-13 cs.AR cs.CR cs.OS
From RISC-V Cores to Neuromorphic Arrays: A Tutorial on Building Scalable Digital Neuromorphic Processors
University of Twente（特文特大学）
本文教程介绍了构建可扩展数字神经形态处理器的架构设计原则，通过SENECA平台展示如何从RISC-V核心逐步发展到专用神经处理元素，强调架构权衡与性能优化。
2025-11-27 cs.AI cs.AR eess.SP
Work-in-Progress: Real-Time Neural Network Inference on a Custom RISC-V Multicore Vector Processor
提出一种具有可预测核心和本地暂存存储器的定制RISC-V多核向量处理器架构及配套编译器工具链，利用神经网络固定数据流和子任务WCET估计生成静态调度，实现高性能且可预测的实时神经网络推理。
2024-10-14 cs.AR
Soft GPGPU versus IP cores: Quantifying and Reducing the Performance Gap
本文研究FPGA软GPGPU（eGPU）在FFT计算上与专用IP核的性能差距，提出两种新架构特性将效率提升50%，使其性能面积积仅为IP核的3倍且保持可编程性，并在256至4096点FFT上优于Nvidia A100。
2024-06-05 cs.AR
Microgrid - The microthreaded many-core architecture
传统的处理器使用冯·诺依曼执行模型，过去的一些其他处理器使用的是牛顿执行模型。过去也尝试将冯·诺依曼模型与马尔可夫模型相结合，所得到的模型被称为混合马尔可夫执行模型。我们描述了一个混合的Crachlow模型称为微线程。它以中间语言提供了线程之间的创建、同步和通信的构造。微线程模型是一种用于众核架构的抽象编程和机器模型。这种模型的一个特定实例被命名为微线程架构或微网格。该架构在硬件中实现微线程模型的所有并发构造，并在硬件中管理这些构造。
2013-09-21 cs.AR
Epiphany-V: A 1024 processor 64-bit RISC System-On-Chip
本文介绍了一款采用16 nm FinFet工艺的1024核处理器芯片的设计。该芯片（“Epiphany-V”）包含1024个64位RISC处理器阵列，64 MB的片上SRAM，三个136位宽的网状片上网络和1024个可编程IO引脚。该芯片已经流片，并正在由台积电制造。这项研究是由美国国防高级研究计划局（DARPA）资助的。所表达的观点，意见和/或调查结果是作者的观点，不应被解释为代表国防部或美国政府的官方观点或政策。
2016-10-06 cs.AR
Classifying Application Phases in Asymmetric Chip Multiprocessors
为了提高异构多核处理器的性能，降低其功耗，本文研究了程序执行阶段的检测能力。程序执行间隔已被分类在不同的阶段，根据其吞吐量和利用率的核心。在单核处理器和多核处理器上研究了实现相位检测技术的结果。为了最小化剖析开销，提出了一种动态调整剖析间隔的算法。它基于程序的行为，并将分析开销减少了三倍以上。结果是通过在给定的处理器上执行多处理器基准测试获得的。为了清楚地显示程序阶段，吞吐量和执行间隔的利用率在散点图上呈现。固定和可变的时间间隔的结果。
2010-01-13 cs.AR cs.DC cs.PF
High Throughput Neural Network based Embedded Streaming Multicore Processors
随着功耗成为关键的处理器设计问题，用于低功率处理的专用架构正变得流行。一些研究表明，神经网络可以用于信号处理和模式识别应用。本研究探讨了基于忆阻器的多核神经处理器的设计，该处理器主要用于处理直接来自传感器的数据。此外，我们还研究了基于SRAM的神经处理器的设计相同的任务。基于这些专用内核的多核处理器的完整系统评估是在考虑I/O和路由电路的情况下进行的。与传统的多核RISC处理器相比，面积和功耗的优势。我们的研究结果表明，忆阻器为基础的架构可以提供一个能源效率之间的三个和五个数量级大于RISC处理器的基准检查。
2016-06-15 cs.AR
Boosting the Bounds of Symbolic QED for Effective Pre-Silicon Verification of Processor Cores
在预硅验证期间确保功能正确性和硬件信任的现有技术面临严重的限制。在这项工作中，我们系统地利用两个关键思想：1）符号快速错误检测（符号QED或SQED），一种使用有界模型检验（BMC）的最新错误检测和定位技术;以及2）符号起始状态，以提供一种方法，该方法：i）有效地检测“困难的”逻辑错误和硬件木马，即使在传统BMC技术失败的长激活序列的情况下;以及ii）不需要熟练的手动指导来编写测试台、编写特定于设计的断言或调试虚假的反例。使用开源RISC-V内核，我们演示了以下内容：1.快速（有序标量内核<5分钟，无序超标量内核<2.5小时）检测来自商业芯片和研究文献的数百个逻辑错误和硬件木马场景的100%，以及97.9%的“极端”错误（随机生成的错误，需要从随机测试程序中获取约100，000条激活指令）。2.快速（约1分钟）检测开源RISC-V设计中的几个以前未知的错误。
2021-06-17 cs.AR cs.CR cs.LO
Idle Cycles Are Not Wasted Cycles
Max Planck Institute for Software Systems（马克斯·普朗克软件系统研究所）；University of Washington（华盛顿大学）
研究服务核心网络栈轮询效率，通过对AMD EPYC处理器测量，发现回收闲置核心收益低且增加调度复杂度，进而提出以预算为中心的观点，将功率作为基本资源，等待策略作为首要系统设计选择。
2026-11-02 cs.AR cs.NI cs.OS
C-slow Technique vs Multiprocessor in designing Low Area Customized Instruction set Processor for Embedded Applications
在过去的几年里，消费电子产品对高性能嵌入式处理器的需求正在迅速增长。这些嵌入式处理器中的许多依赖于定制的指令服务器架构（ISA），如游戏处理器（GPU），多媒体处理器，DSP处理器等消费电子行业的主要要求是低成本，高性能和低功耗。通过并行计算来提高嵌入式处理器的性能已经得到了大量的研究。但是其中一些集中于超标量处理器，即具有更多资源的单处理器，如包括超长指令字（VLIW）架构的指令级并行化（ILP）、定制指令集可扩展处理器架构，以及其他需要在单个芯片上具有更多数量的处理单元的处理器，如包括同时多线程（SMT）的线程级并行化（TLP），芯片多线程（CMT）和芯片多处理（CMP）。在本文中，我们提出了一种新的技术，命名为C-slow，以提高性能的嵌入式处理器的消费电子产品，利用多线程技术在单核处理器。在不增加实时操作系统（RTOS）微控制复杂度的前提下，C-slowed处理器可以利用指令集处理单元的单一数据路径并行执行多个线程。该技术以较低的面积和方法复杂度的通用处理器运行RTOS。
2012-04-05 cs.AR
A Mixed-Precision RISC-V Processor for Extreme-Edge DNN Inference
低位宽量化神经网络（QNN）通过减少微控制器（MCU）等受限设备的内存占用，实现了复杂机器学习模型在这些设备上的部署。细粒度非对称量化（即，在逐个张量的基础上分配给权重和激活的不同位宽）是在严格的存储器约束下最大化准确性的特别令人感兴趣的方案。然而，缺乏子字节指令集体系结构（ISA）的支持，在SoC微处理器使得它很难充分利用这种极端的量化范式在嵌入式MCU。支持子字节和非对称QNN将需要许多精度格式和大量的操作码空间。在这项工作中，我们攻击这个问题与基于状态的SIMD指令：而不是编码精度显式，每个操作数的精度是动态设置在一个核心状态寄存器。在开源的RI 5CY内核的基础上，提出了一种新的RISC-V ISA内核MPIC（Mixed Precision Inference Core）。我们的方法能够完全支持混合精度QNN推理，具有16位，8位，4位和2位精度的操作数的不同组合，而不添加任何额外的操作码或增加解码阶段的复杂性。我们的研究结果表明，与RI 5CY上基于软件的混合精度相比，MPIC将性能和能效提高了1.1- 4.9倍;相对于商用Cortex-M4和M7微控制器，它的性能提高了3.6- 11.7倍，效率提高了41- 155倍。
2020-10-08 cs.AR
Test Time Reduction Reusing Multiple Processors in a Network-on-Chip Based Architecture
随着嵌入式系统复杂性的增加和生存周期的缩短，可编程处理单元的数量迅速增加，而定制逻辑的门数却不断减少。考虑到这一趋势，这项工作提出了一种测试规划方法，能够重用可用的处理器作为测试源和汇，和片上网络作为测试访问机制。实验结果是基于ITC'02基准和两个开放的核心处理器符合MIPS和MIPS指令集。结果表明，片上网络和嵌入式处理器的协同使用可以在不增加面积和引脚成本的情况下，提高测试并行度，减少测试时间。
2007-10-25 cs.AR
