A Design Space Exploration Methodology for Parameter Optimization in Multicore Processors
对于多核/众核处理平台的特定于应用的设计的需要随着计算系统在不同的应用领域中的使用而变得明显。为了使多核/众核处理器适合于应用特定的要求，必须相应地调整大量处理器设计参数，这涉及在大的搜索空间上进行严格和广泛的设计空间探索。在本文中，我们提出了一个有效的设计空间探索的方法。我们评估我们的方法在两个搜索空间-小和大，使用周期精确模拟器（ESESC）和一组标准的PARSEC和SPLASH-2基准。对于较小的设计空间，我们比较从我们的设计空间探索方法获得的结果，从完全穷举搜索。结果表明，从我们的方法得到的解决方案的质量是从完全穷举搜索得到的结果的1.35% - 3.69%，而只有探索2.74% - 3%的设计空间。对于更大的设计空间，我们比较解决方案的质量不同的结果，通过改变可调处理器的设计参数的数量，包括在我们的方法的穷举搜索阶段。结果表明，包括更多的可调参数在我们的方法的穷举搜索阶段大大提高了解决方案的质量。
2018-02-28 cs.AR cs.DC
Phase-Priority based Directory Coherence for Multicore Processor
随着单个芯片中的核数量的增加，一致性协议的典型实现增加了显著的硬件和复杂性开销。此外，CMP系统的性能取决于数据访问延迟，而数据访问延迟受一致性协议和片上互连的影响很大。本文提出了PPB（Phase-Priority Based）缓存一致性协议，它是对现代目录一致性协议的一种优化。我们利用观察到的瞬态发生在目录一致性协议，导致一些不必要的瞬态和停滞。PPB缓存一致性协议实现了一致性事务，并引入了阶段消息的思想.此阶段被视为消息的优先级。此外，我们还在片上网络中增加了新的基于优先级的仲裁器，以支持PPB缓存一致性协议。该机制在片上网络中可以支持有效的缓存访问，从而提高片上网络的效率。我们使用SPLASH-2基准测试的执行驱动的全系统模拟器的分析表明，PPB缓存一致性优于基于MESI的目录，不必要的瞬态和失速的数量减少了24%。它还报告了7.4%的加速。该策略的其他优点是减少了微片的延迟，并显着降低了片上网络的能量消耗。
2013-05-14 cs.AR
Experimental evaluation of neutron-induced errors on a multicore RISC-V platform
RISC-V架构由于其灵活性和开源指令集架构（ISA），使开发人员能够以更低的成本在多个领域中有效地采用RISC-V处理器，在过去几年中变得越来越重要。对于应用领域，例如安全关键型和任务关键型，执行必须可靠，因为故障可能会损害系统正确操作的能力。然而，应用程序在RISC-V处理器上的出错率没有得到显著评估，因为它已经为标准x86处理器做了评估。在这项工作中，我们调查的出错率的商业RISC-V ASIC平台，GAP 8，暴露于中子束。我们表明，对于计算密集型应用，如分类卷积神经网络（CNN），出错率可以是平均出错率的3.2倍。此外，我们发现CNN上的大多数（96.12%）错误不会产生错误分类。最后，我们还评估了在GAP 8上导致应用程序中断的事件，并表明不正确中断的主要来源是应用程序挂起（即，由于无限循环或竞争条件）。
2022-06-17 cs.AR
Analytical models of Energy and Throughput for Caches in MPSoCs
计算机体系结构的总体趋势正更多地转向并行性。多核架构已被证明是处理器发展的重要一步。随着多核架构的发展，研究人员正致力于寻找不同的解决方案来充分利用多核的能力。随着芯片上内核数量的不断增加，高速缓存的作用变得至关重要。一个理想的内存配置应该既大又快，然而，实际上，系统架构师必须在存储层次结构的大小和访问时间之间取得平衡。在设计时了解特定缓存配置对系统吞吐量和能耗的影响非常重要。本文提出了一个增强版本的先前提出的多核系统的缓存能量和吞吐量模型。与其他模型相比，这些模型使用的输入参数数量明显较少。本文还通过周期精确模拟器和著名的处理器功耗估计器验证了所提出的模型。结果表明，所提出的能量模型提供的准确性在10%的最大误差范围内的单核处理器和5%左右的MPSoC，和吞吐量模型的结果在单核和多核架构的最大误差高达11.5%。
2019-10-19 cs.AR
ARC: DVFS-Aware Asymmetric-Retention STT-RAM Caches for Energy-Efficient Multicore Processors
本文分析了DVFS对STT-RAM L1缓存保持时间需求的影响，提出了非对称保持核心（ARC）设计及运行时预测模型，通过保持时间异构性匹配应用需求，使缓存能量平均降低20.19%，处理器总能量降低7.66%。
2024-07-28 cs.AR cs.CY
Performance monitoring for multicore embedded computing systems on FPGAs
在设计现代嵌入式计算系统时，大多数软件程序员选择使用多核处理器，可能与通用图形处理单元（GPGPU）和/或硬件加速器结合使用。它们还经常使用嵌入式Linux O/S，并运行多应用程序工作负载，甚至可能是多线程的。现代FPGA足够大，可以将多核硬/软处理器与多个硬件加速器结合起来作为定制计算单元，使整个嵌入式计算系统能够在单个FPGA上实现。此外，大型FPGA供应商还支持其软件和嵌入式处理器的嵌入式Linux内核。当与高级综合相结合，使用C-to-gates流程生成硬件加速器时，可以使软件设计人员使用FPGA作为其自定义计算平台的框架所需的原语现在已经存在。然而，为了确保有效地集成和共享计算资源，软件开发人员需要能够在其工作负载中监视和调试应用程序的运行时性能。本文介绍了ABACUS，一个性能监控框架，可用于调试多核系统上的多应用程序工作负载的执行行为和交互。我们还讨论了如何这个框架是可扩展的异构系统中的硬件加速器使用。
2015-08-28 cs.AR cs.PF
Performance of Cache Memory Subsystems for Multicore Architectures
多核技术的进步引起了许多研究小组的兴趣，他们希望找到利用处理器内核真正功能的方法。最近的研究表明，板上的组件，如高速缓存存储器在决定多核系统的性能起着至关重要的作用。本文通过缓存访问时间、未命中率和未命中惩罚等参数来评价缓存的性能。缓存参数的执行时间的影响进行了讨论。从不同的指令集体系结构（ISA），如ALPHA和X86的多核环境的模拟研究所获得的结果。
2011-11-13 cs.AR
Design of a Near-Ideal Fault-Tolerant Routing Algorithm for Network-on-Chip-Based Multicores
随着CMOS技术的不断缩小，片上网络（NoC）不可避免地面临着磨损和可靠性下降的问题。虽然处理器和存储器中的故障可以通过冗余来屏蔽，或者通过诸如任务迁移之类的技术来减轻，但是NoC特别容易受到硬件故障的影响，因为单个链路故障可能导致片间通信无限期地停止，从而使整个多核芯片不可操作。因此，NoC带来了成为利用它们的芯片多核中的关键故障点的风险。针对无缝NoC操作中存在的故障链路，我们提出了Hermes，一个接近理想的容错路由算法，满足表现出高水平的鲁棒性的目标，在分布式模式下运行，保证自由死锁，甚至出流量，其中许多。Hermes是一种开销有限的无死锁混合路由算法，利用无故障路径上的负载平衡路由来维持高吞吐量，同时在故障附近提供预配置的逃逸路径选择。在这种在线机制下，Hermes的性能随着故障链路计数的增加而优雅地下降，这是现有技术中缺乏的一个至关重要的期望响应。此外，Hermes在故障链路拓扑上密集分布的情况下识别非通信网络分区，使得被路由到物理上隔离的区域的分组由于在子网络边界处开始的不确定的链式阻塞而不会导致网络停滞。一个广泛的实验评估，包括利用流量工作负载收集的全系统芯片多处理器模拟，表明爱马仕提高网络吞吐量高达$3\times$相比，对国家的最先进的。此外，硬件综合结果证明了爱马仕的功效。
2020-06-19 cs.AR
TLB and Pagewalk Performance in Multicore Architectures with Large Die-Stacked DRAM Cache
在这项工作中，我们研究的开销的虚拟到物理地址转换的处理器架构，如x86-64，实现分页的虚拟内存使用的基数树，在硬件中行走。翻译后备缓冲区对系统性能至关重要，特别是当应用程序需要更大的内存占用和采用虚拟化时;然而，TLB未命中的成本可能导致多次内存访问以检索翻译。已经引入了对超页的体系结构支持以增加TLB命中，但是受到操作系统查找连续内存的能力的限制。许多先前的研究已经提出了TLB设计，以降低未命中率和减少页面遍历开销，但是，这些研究已经建模的行为分析。此外，为了避免大内存工作负载和虚拟化的分页开销，直接段使用段寄存器映射进程线性虚拟地址空间的一部分，尽管需要一些应用程序和操作系统修改。最近发展的裸片堆叠DRAM技术承诺了高带宽和大的最后一级高速缓存，在100字节的数量级，更接近处理器。对于这样大的缓存，可以在不引起TLB故障的情况下访问的数据量-TLB的范围是不够的。TLB位于数据访问的关键路线上，并且引起昂贵的页面遍历可能会阻碍系统性能，特别是当正在访问的数据是LLC中的缓存命中时。因此，我们有兴趣探索新的地址转换机制，相称的堆叠DRAM的大小和延迟。通过使用基于QEMU的MARSSx 86全系统模拟器精确模拟多个多级地址转换结构，我们使用多编程和多线程工作负载结合大型LLC对TLB进行了详细研究。
2020-02-03 cs.AR
Bridging the Architecture Gap: Abstracting Performance-Relevant Properties of Modern Server Processors
我们描述了一种通用的建模方法，用于预测服务器处理器上的稳定状态循环的单核和多核运行时间。为此，我们严格区分应用程序和机器模型：应用程序模型包括循环代码，问题大小和其他运行时参数，而机器模型是CPU所有性能相关属性的抽象。我们介绍了一个通用的方法来确定机器模型和相关的服务器处理器架构的英特尔，AMD，IBM和Marvell/Cavium目前的结果。考虑到如此广泛的体系结构，足够的性能建模所需的特性集出奇地少。为了验证我们的方法，我们比较性能预测的经验数据的OpenMP并行预处理CG算法，其中包括计算和内存绑定的内核。单核心和多核心分析表明，该模型具有5%和10%的平均和最大相对误差。偏离模型和获得的见解进行了详细讨论。
2019-07-01 cs.AR cs.DC cs.PF
Evaluating Asymmetric Multicore Systems-on-Chip using Iso-Metrics
Dennard缩放的结束已经将功耗推到当前系统的一阶关注点，与性能相提并论。因此，近阈值电压计算（NTVC）已被提出作为一种潜在的手段，以解决有限的冷却能力的CMOS技术。在NTV中操作的硬件消耗显著更少的功率，以较低的频率为代价，并且因此降低了性能，以及增加了出错率。在本文中，我们调查，如果一个低功耗的片上系统，由ARM的不对称的大.小技术，可以替代传统的高性能多核处理器的功率/能量在不可靠的情况下。在我们的研究中，我们使用共轭梯度求解器，这是一种代表大量科学和工程代码执行的计算的算法。
2015-03-27 cs.AR cs.DC
Reducing Competitive Cache Misses in Modern Processor Architectures
多核处理器内核内线程数量的增加以及对共享高速缓存内存的竞争性访问成为竞争性高速缓存未命中数量增加和性能下降的主要原因。不可避免地，现代处理器架构的发展导致高速缓存未命中的数量增加。在本文中，我们试图实现一种技术，用于减少竞争的高速缓存未命中的数量在第一级的高速缓存存储器。这种技术使得当存在命中时能够竞争性地访问整个高速缓存存储器-但是，如果存在高速缓存未命中，则存储器数据（通过使用替换技术）被放置在给予线程的虚拟部分中，使得避免竞争性高速缓存未命中。通过使用模拟器工具，结果表明，减少了高速缓存未命中的数量和性能提高了15%。这项研究得出的结论是，缓存未命中是未来处理器设计人员的一个真正挑战，以隐藏内存延迟。
2017-01-06 cs.AR
Addressing memory bandwidth scalability in vector processors for streaming applications
针对AI/ML模型与数据集增长带来的内存带宽瓶颈，本文提出含三级片上存储器、超宽寄存器与数据混洗器的扩展内存层次架构，经CNN应用验证，其性能优于GPU及传统脉动阵列、向量处理器类加速器。
2025-05-19 cs.AR
Scalable Light-Weight Integration of FPGA Based Accelerators with Chip Multi-Processors
现代多核系统正在从同构系统迁移到基于加速器计算的异构系统，以克服性能和功率墙的障碍。在这种趋势下，基于FPGA的加速器由于其出色的灵活性和低设计成本而变得越来越有吸引力。在本文中，我们提出了基于FPGA的多加速器和芯片多处理器（CMP）通过片上网络（NoC）连接之间的高效接口的架构支持。分布式分组接收器和分层分组转发器被设计成在重任务负载下保持可扩展性并减少关键路线延迟。还提出了一种专用的加速器链接机制，以促进加速器之间的FPGA内数据重用，从而规避FPGA和处理器之间的禁止通信开销。为了评估所提出的架构，一个完整的系统仿真与可编程性的支持使用FPGA原型。实验结果表明，该体系结构具有高性能、轻量级和可扩展性等特点。
2020-09-03 cs.AR
A Centralized Performance Monitoring Architecture for Heterogeneous Multicore SoCs
University of Waterloo（滑铁卢大学）
针对异构多核SoC分布式HPC模块导致性能数据处理复杂的问题，提出含EVU与APMU的集中式架构，在RISC-V SoC平台实现并通过案例验证其有效性。
2026-08-06 cs.AR
Implementing and Optimizing the Scaled Dot-Product Attention on Streaming Dataflow
本文面向流式数据流加速器实现 SDPA，并通过重排乘除运算将中间内存由 O(N) 降至 O(1)，同时保持全吞吐量。
2024-08-08 cs.AR
LFOC: A Lightweight Fairness-Oriented Cache Clustering Policy for Commodity Multicores
提出LFOC，一种基于聚类的轻量级缓存分区方案，利用Intel CAT技术识别流式攻击程序和缓存敏感型应用并分配独立分区，在Linux内核和Intel Skylake上实现并评估，有效降低不公平性同时保持可接受的吞吐量。
2024-02-12 cs.AR cs.DC
Deterministic Memory Abstraction and Supporting Multicore System Architecture
多核处理器的时间可预测性差一直是实时系统社区的一个长期挑战。在本文中，我们提出了一个案例，一个基本的问题，防止有效的和可预测的实时计算多核是缺乏一个适当的内存抽象来表达内存的关键性，它跨越系统的各个层：应用程序，操作系统和硬件。因此，我们提出了一个新的整体资源管理方法驱动的一个新的内存抽象，我们称之为确定性内存。确定性内存的关键特征是平台-操作系统和硬件-保证最坏情况下的内存访问时间小且有严格限制。相比之下，我们称传统的内存抽象为尽力而为的内存，其中只有高度悲观的最坏情况下的界限可以实现。我们建议利用这两个抽象，以实现高的时间可预测性，但不会显着牺牲性能。我们提出了确定性的内存感知的操作系统和体系结构的设计，包括操作系统级的页面分配器，硬件级缓存，和DRAM控制器的设计。我们在Linux和gem 5模拟器上实现了所提出的操作系统和架构扩展。我们的评估结果，使用一组合成和现实世界的基准，证明了我们的方法的可行性和有效性。
2018-04-19 cs.AR cs.OS cs.PF
A Per-Access Upper Bound for Shared-Resource Interference in Direct-Mapped Multicore Architectures
ExtenSilica
针对直接映射L2缓存、禁用MSHR、单bank主存等严格架构不变性，证明目标任务每关键访问的停滞上界为(N-1)Lmem，并给出可达性构造，为DO-178C/CAST-32A认证提供可追溯的干扰分离方法。
2026-05-20 cs.AR cs.OS cs.PF
SAHM: State-Aware Heterogeneous Multicore for Single-Thread Performance
University of Wisconsin - Madison（威斯康星大学麦迪逊分校）
本文提出 SAHM 状态感知异构多核架构，基于16种运行时行为状态在专用核心间动态迁移线程，以较低面积与功耗代价实现单线程性能提升，现实场景中可获得17%加速。
2025-09-29 cs.AR cs.PF
A Quantitative Analysis and Guidelines of Data Streaming Accelerator in Modern Intel Xeon Scalable Processors
本文针对现代CPU集成片上加速器的趋势，深入分析英特尔第四代至强处理器搭载的DSA的特性、通用性与吞吐量优势，总结使用指南并通过DPDK Vhost案例验证其实际应用价值。
2024-01-29 cs.AR cs.PF
Performance Modeling of Streaming Kernels and Sparse Matrix-Vector Multiplication on A64FX
A64 FX CPU是目前Top500排行榜上排名第一的超级计算机。虽然它是一个传统的基于缓存的多核处理器，但其峰值性能和内存带宽可与加速器设备相媲美。为这样一个新的体系结构生成高效的代码需要很好地理解其性能特性。利用这些功能，我们构建的执行缓存存储器（ECM）的性能模型的A64 FX处理器在FX 700超级计算机，并验证它使用流循环。我们还确定架构的特点，并获得优化提示。将ECM模型应用于稀疏矩阵向量乘法（SpMV），我们激发了CRS矩阵存储格式不合适的原因以及SELL-C-sigma格式如何通过适当的代码优化实现SpMV的带宽饱和。
2020-09-29 cs.AR cs.DC cs.PF
Scale-Out Processors & Energy Efficiency
媒体流或Web搜索等横向扩展工作负载为数百万用户提供服务，并对大量数据进行操作，因此需要巨大的计算能力。随着用户数量的增加和数据规模的扩大，需要更多的计算能力来为这些工作负载提供动力。拥有数千台服务器的数据中心正在提供执行横向扩展工作负载所需的计算能力。由于运营数据中心需要巨大的资本支出，因此必须对其进行优化，以有效地执行横向扩展工作负载。服务器处理器对数据中心的资本支出贡献很大，因此是优化的主要候选者。虽然数据中心受到功率的限制，并且功耗是导致总拥有成本（TCO）的主要因素之一，但最近推出的横向扩展设计方法可以使用单位面积性能来优化数据中心的服务器处理器。在这项工作中，我们使用一个更相关的性能每功率指标作为优化服务器处理器的优化标准，并重新评估横向扩展的设计方法。有趣的是，我们表明，一个横向扩展处理器，提供最高的性能每单位面积，也提供了最高的性能每单位功率。
2018-08-14 cs.AR
High performance and energy efficient inference for deep learning on ARM processors
我们将PyDTNN（深度神经网络（DNN）的分布式并行训练框架）进化为卷积神经网络的有效推理工具。我们在多核ARM处理器上的优化过程涉及到原始框架的几个高级转换，例如开发和集成Cython例程以利用线程级并行性;设计和开发用于矩阵乘法的微内核，用ARMs NEON内部函数进行向量化，可以适应层融合;以及适合于目标ARM处理器的存储层次结构的若干高速缓存配置参数的适当选择。我们的实验评估了推理吞吐量（以处理的图像/s测量）和推理延迟（即，响应时间）以及当改变线程并行性的级别和处理器功率模式时每个图像的能耗。报告了使用新推理引擎的实验，用于MLPerf套件中ImageNet数据集上的ResNet 50 v1.5模型，使用NVIDIA Jetson AGX Xavier板中的ARM v8.2内核。这些结果显示，与来自Google的广泛传播的TFLite相比，性能优越，与来自ARM的DNN推理本地库ArmNN相比，结果略差。
2021-05-19 cs.AR cs.DC cs.PF
Idle Cycles Are Not Wasted Cycles
Max Planck Institute for Software Systems（马克斯·普朗克软件系统研究所）；University of Washington（华盛顿大学）
研究服务核心网络栈轮询效率，通过对AMD EPYC处理器测量，发现回收闲置核心收益低且增加调度复杂度，进而提出以预算为中心的观点，将功率作为基本资源，等待策略作为首要系统设计选择。
2026-11-02 cs.AR cs.NI cs.OS
HERO: Heterogeneous Embedded Research Platform for Exploring RISC-V Manycore Accelerators on FPGA
异构嵌入式片上系统（HESoCs）将标准主机处理器与可编程众核加速器（PMCAs）共同集成，以将通用计算与特定领域的高效处理能力相结合。虽然领先的公司成功地推进了他们的HESoC产品，但由于构建一个将行业标准主机处理器与开放式研究PMCA架构相结合的原型平台的挑战，研究滞后。在这项工作中，我们介绍了HERO，一个基于FPGA的研究平台，结合了PMCA组成的RISC-V内核集群，实现为FPGA结构上的软核，与硬ARM Cortex-A多核主机处理器。映射到FPGA上的PMCA架构是经过硅验证的、可扩展的、可配置的和完全可修改的。HERO包括一个完整的软件堆栈，其中包括一个支持OpenMP加速器编程的异构交叉编译工具链、一个Linux驱动程序以及用于主机和PMCA的运行时库。HERO旨在促进对所有软件和硬件层的快速探索：运行时行为可以通过跟踪事件进行准确分析，修改可以通过完全自动化的硬件和软件构建和执行测试进行验证。我们通过我们研究中的案例研究证明了HERO的有用性。
2017-12-18 cs.AR cs.DC
Massively Parallel Processor Architectures for Resource-aware Computing
我们提出了一类大规模并行处理器架构称为侵入性紧耦合处理器阵列（TCPAs）。所提出的处理器类是一个高度可参数化的模板，它可以在运行前定制，以满足客户的要求，如性能，面积成本和能源效率。这些可编程加速器非常适合信号、图像和视频处理以及其他流处理应用领域的特定领域计算。为了克服未来的缩放问题（例如，功耗、可靠性、资源管理以及应用程序并行化和映射），TCPA固有地被设计为在硬件级支持自适应性和资源感知。在这里，我们遵循最近引入的资源感知并行计算范式称为侵入式计算，应用程序可以动态地要求，执行和释放资源。此外，我们展示了如何侵入式计算可以用作电源管理的推动者。最后，我们将介绍如何通过在处理器阵列级采用按需空间冗余来实现这种大规模并行架构上的容错循环执行的想法。
2014-05-12 cs.AR cs.DC
