FuseFlow: A Fusion-Centric Compilation Framework for Sparse Deep Learning on Streaming Dataflow
Stanford University（斯坦福大学）；SambaNova Systems, Inc.（SambaNova系统公司）；Barcelona Supercomputing Center（巴塞罗那超级计算中心）；Carnegie Mellon University（卡内基梅隆大学）
FuseFlow是一种用于稀疏深度学习的编译框架，通过融合稀疏操作提升模型效率，展示了融合粒度对模型性能的影响。
2026-01-25 cs.AR cs.LG cs.PL
A High-Throughput FPGA Accelerator for Lightweight CNNs With Balanced Dataflow
针对现有轻量级CNN FPGA加速器内存开销高、计算效率低的问题，提出多CE平衡数据流加速器，通过混合CE流式架构、平衡数据流及资源感知分配方法，在Xilinx ZC706平台实现了领先的性能与MAC效率。
2024-12-16 cs.AR
The Sparse Abstract Machine
我们提出了稀疏抽象机（SAM），一个抽象的机器模型，针对稀疏张量代数可重构和固定功能的空间可重构加速器。SAM定义了一个具有稀疏基元的流媒体抽象，这些基元包含大量预定的张量代数表达式。SAM Escherlow图自然地将张量格式与算法分开，并且具有足够的表达能力，可以合并任意的迭代顺序和许多特定于硬件的优化。我们还介绍了奶油冻，编译器从一个高级语言SAM，证明SAM的有用性作为一个中间表示。我们自动从SAM绑定到流媒体模拟器。我们评估SAM的通用性和可扩展性，探索使用SAM的稀疏张量代数优化的性能空间，并显示SAM的能力，以代表低硬件。
2023-03-24 cs.AR cs.PL
Accelerating Recommender Model ETL with a Streaming FPGA-GPU Dataflow
ETH Zurich（苏黎世联邦理工学院）
PipeRec通过FPGA-GPU数据流加速推荐模型ETL，提升吞吐量并降低训练时间
2026-02-25 cs.AR cs.DC cs.LG
CODO: An Automated Compiler for Comprehensive Dataflow Optimization
Shanghai Jiao Tong University（上海交通大学）；Guizhou University（贵州大学）
本文提出CODO编译器，通过自动检测和消除粗粒度和细粒度数据流违规，优化FPGA上的数据流加速器，实现计算内核和DNN模型的显著加速。
2026-04-14 cs.AR
LoopLynx: A Scalable Dataflow Architecture for Efficient LLM Inference
LoopLynx提出混合时空数据流架构与多FPGA分布式设计，通过隐藏数据传输提升LLM推理效率，在GPT-2上以双FPGA实现较A100达2.52倍加速且能耗仅48.1%。
2025-04-13 cs.AR
HEMERA: A Heterogeneous Memory-Centric Accelerator with Recursive Dataflow for Edge-Constrained State-Space-Duality Models Inference
Peking University（北京大学）；Unigroup Guoxin Microelectronics Co., Ltd.（紫光国芯微电子有限公司）；Yangtze Memory Technologies Co., Ltd.（长江存储科技有限责任公司）；Beijing Advanced Innovation Center for Integrated Circuits（北京集成电路创新中心）
针对结构化状态空间模型推理中SSD存在系统级开销的问题，本文提出异构内存中心加速器HEMERA，将SSD计算重新表述为流递归数据流以避免二次中间存储，在不同规模Mamba - 2模型上加速效果显著，展示了边缘约束下高效部署的潜力。
2026-07-27 cs.AR
FlatAttention: Dataflow and Fabric Collectives Co-Optimization for Efficient Multi-Head Attention on Tile-Based Many-PE Accelerators
针对瓦片式多PE加速器上的多头注意力，提出FlatAttention数据流，通过片上网络集合通信原语减少HBM访问，实现高达89.3%利用率、4.1倍性能提升和16倍HBM流量削减，并在32x32瓦片网格配置下超越H100 GPU上的FlashAttention-3。
2025-05-24 cs.AR
Multilayer Dataflow: Orchestrate Butterfly Sparsity to Accelerate Attention Computation
本文提出混合蝴蝶稀疏网络与可扩展多层数据流方法，在可重构数据流阵列上高效编排注意力计算，显著提升加速比和能效。
2024-11-25 cs.AR
Streaming Architecture for Large-Scale Quantized Neural Networks on an FPGA-Based Dataflow Platform
Technion – Israel Institute of Technology（以色列理工学院）
深度神经网络（DNN）由在从IoT设备到超级计算机的一系列计算机体系结构上执行的不同应用使用。这些网络的足迹是巨大的，以及他们的计算和通信需求。为了缓解资源压力，研究表明，在许多情况下，权重和其他参数的低精度表示（每个参数1-2位）可以实现类似的精度，同时需要更少的资源。使用量化值使得能够使用FPGA来运行NN，因为FPGA很好地适合这些原语;例如，FPGA为按位运算提供了有效的支持，并且可以处理任意精度的数字表示。本文提出了一种新的流架构上运行QNN的FPGA。所提出的架构比替代方案更好地扩展，使我们能够利用具有多个FPGA的系统。我们还包括对跳过连接的支持，这在最先进的NN中使用，并表明我们的架构允许几乎免费添加这些连接。所有这些都使我们能够实现一个18层的ResNet，用于224 x224图像分类，达到57.5%的top-1准确率。此外，我们实现了一个全尺寸的量化AlexNet。与以前的工作相比，我们使用2位激活而不是1位激活，这将AlexNet的前1名准确率从41.8%提高到51.03%。AlexNet和ResNet都可以在FPGA上处理1000类实时分类。与最新的Nvidia GPU上的相同NN相比，我们实现的ResNet-18的功耗降低了5倍，ImageNet的速度降低了4倍。适合单个FPGA的更小的NN在小（32 x32）输入上比GPU运行得更快，同时消耗的能量和功率…
2018-03-13 cs.AR cs.CV cs.LG
NITRO: High-Performance 3D NAND Flash-Based In-Storage Computing with Enhanced Activation Dataflow
Sogang University（西江大学）
针对NAND-PIM方案中间值数据流/缓冲的局限，提出带增强型激活缓冲的高性能NAND闪存ISC架构，结合分布式数据流方法，使推理延迟最高降低85%。
2026-08-13 cs.AR
Data Streaming and Traffic Gathering in Mesh-based NoC for Deep Neural Network Acceleration
University of Nevada, Las Vegas（内华达大学拉斯维加斯分校）；Southern China Institute of Technology（华南理工学院）
深度神经网络（DNN）应用的日益普及要求高计算能力和高效的硬件加速器架构。DNN加速器使用大量处理元件（PE）和片上存储器来存储权重和其他参数。作为DNN加速器的通信骨干，片上网络（NoC）在支持各种并行模式和实现DNN加速器中具有通信并行性的处理方面起着重要作用。然而，广泛使用的基于网格的NoC架构本质上不能支持DNN工作负载中大量存在的高效的一对多和多对一流量。在本文中，我们提出了一个修改后的网状结构与单向/双向流总线，以加快一对多（多播）流量，并使用收集数据包，以支持多对一（收集）流量。对卷积层的运行时延迟的分析表明，对于输出固定（OS）卷积低架构，双向流传输架构比单向流传输架构实现了更好的改进。仿真结果表明，收集数据包可以帮助减少运行时延迟高达1.8倍，网络功耗高达1.7倍，相比重复单播方法的修改后的网状结构，支持双向流。
2021-08-01 cs.AR cs.DC cs.LG
FLOWER: A comprehensive dataflow compiler for high-level synthesis
FPGA已经作为加速卡进入数据中心，使可重构计算更容易用于高性能应用。与此同时，新的高级合成编译器（如Xilinx Vitis）和运行时库（如XRT）吸引了软件程序员进入可重构领域。虽然软件程序员熟悉任务级和数据并行编程，但FPGA通常需要不同类型的并行性。例如，数据驱动的并行性是强制性的，以获得令人满意的硬件设计的流水线并行架构。然而，软件程序员通常不熟悉Linux架构，导致硬件设计不佳。在这项工作中，我们提出了FLOWER，一个全面的编译器基础设施，提供自动规范转换的高层次合成从特定领域的库。这使得程序员可以专注于算法实现，而不是底层的优化。我们表明，FLOWER允许合成高性能的流媒体应用程序的目标系统芯片和FPGA加速卡，在图像处理和计算机视觉的背景下，有效的实现。
2021-12-14 cs.AR cs.DC cs.PL
Mitigating the Bandwidth Wall via Data-Streaming System-Accelerator Co-Design
École Polytechnique Fédérale de Lausanne (EPFL)（洛桑联邦理工学院）；HES-SO University of Applied Sciences and Arts Western Switzerland（瑞士西部应用科学大学）
本文提出一种统一的系统-加速器协同设计方法，通过分页数据流和计算与传输的显式重叠优化Transformer推理，实现端到端性能提升，展示了在多种数据类型和系统配置下的高效能表现。
2026-03-19 cs.AR
SambaNova SN40L: Scaling the AI Memory Wall with Dataflow and Composition of Experts
SambaNova Systems, Inc（SambaNova系统公司）
本文提出Samba-CoE，结合专家组合、流式数据流和三级内存系统，在SambaNova SN40L RDU上实现150专家万亿参数规模，较DGX H100和A100分别加速3.7倍和6.6倍。
2024-11-05 cs.AI cs.AR
Reinforcement Learning Approach for Mapping Applications to Dataflow-Based Coarse-Grained Reconfigurable Array
Micron Technology, Inc.（美光科技公司）
流引擎（SE）是一个粗粒度可重配置阵列，它提供了编程灵活性和高性能与能源效率。要在SE上执行的应用程序被表示为同步数据流（SDF）图的组合，其中每个指令被表示为节点。每个节点都需要映射到SE中正确的插槽和数组，以确保程序的正确执行。这产生了具有巨大且稀疏的搜索空间的优化问题，对于该搜索空间，手动找到映射是不切实际的，因为它需要SE微架构的专业知识和知识。在这项工作中，我们提出了一个强化学习框架与全局图注意力（GGA）模块和输出屏蔽无效的位置，以发现和优化指令调度。我们使用近端策略优化来训练一个模型，该模型基于对SE设备及其约束进行建模的奖励函数将操作放置到SE瓦片中。GGA模块由图神经网络和注意力模块组成。图神经网络创建SDF的嵌入，并且注意力块用于对顺序操作布局进行建模。我们展示了某些工作负载如何映射到SE以及影响映射质量的因素的结果。我们发现，除了GGA，平均而言，发现10%更好的指令时间表的总时钟周期和掩蔽提高了20%的奖励。
2022-05-26 cs.AI cs.AR cs.LG
SMOF: Streaming Modern CNNs on FPGAs with Smart Off-Chip Eviction
Imperial College London（伦敦帝国学院）；Information Technologies Institute（信息技术研究所）；Centre of Research and Technology Hellas（希腊研究与技术中心）
SMOF通过智能片外逐出机制将权重和激活暂存到片外存储器，解决现代CNN长跳跃连接导致的片上存储瓶颈，从而在资源受限FPGA上实现流式映射并获得最高10.65倍吞吐量提升。
2024-03-27 cs.AR cs.CV cs.LG
SATAY: A Streaming Architecture Toolflow for Accelerating YOLO Models on FPGA Devices
Imperial College London（伦敦帝国学院）
SATAY提出一种流式架构工具流，在FPGA上以深度流水线方式完整实现YOLO模型，通过新型硬件组件和片外缓冲，实现超低延迟边缘目标检测，性能与能耗优于现有FPGA加速器。
2023-09-04 cs.AR cs.CV cs.LG
SafeDSE: Joint Exploration of Safety Architecture Patterns, Mapping, and Scheduling for Dataflow Applications With Safety Arguments (Extended Version)
Faculty of Computer Science and Engineering, Shahid Beheshti University（沙希德·贝赫什提大学计算机科学与工程学院）
SafeDSE是同步数据流应用的设计空间探索框架，联合探索安全架构模式、映射与调度，可满足安全与吞吐量要求，其最优性在16个actor内的合成图中得证，扩展版补充了模型细节与实验分析。
2026-10-14 cs.AI cs.AR cs.LO
Expert Streaming: Accelerating Low-Batch MoE Inference via Multi-chiplet Architecture and Dynamic Expert Trajectory Scheduling
AI Chip Center for Emerging Smart Systems（新兴智能系统芯片中心）；The Hong Kong University of Science and Technology（香港科技大学）；Shanghai UniVista Industrial Software Group Co., Ltd.（上海华大九天工业软件集团有限公司）
本文提出FSE-DP架构，通过多芯片组上的细粒度专家流调度，解决低批次MoE推理中的内存限制和负载不均问题，实现性能提升和内存节省。
2026-03-29 cs.AI cs.AR
SD-Acc: Accelerating Stable Diffusion through Phase-aware Sampling and Hardware Co-Optimizations
SD-Acc通过相位感知采样算法与专用硬件数据流协同优化，在保持图像质量的同时将Stable Diffusion计算需求降低最多3倍，并显著提升推理速度与能效。
2025-07-02 cs.AR
Helper Without Threads: Customized Prefetching for Delinquent Irregular Loads
云和大数据应用程序的内存占用量不断增加，这意味着数据中心CPU可能会花费大量时间等待内存。在这种集中式计算环境中提高性能的一种有吸引力的方法是采用按应用程序定制的预取器，其中增益可以轻松地跨数千台机器扩展。辅助线程预取就是这样一种技术，但尚未得到广泛采用，因为它需要备用线程上下文或特殊的硬件/固件支持。在本文中，我们提出了一个内联软件预取技术，克服了这些限制插入到主线程本身的帮助代码。我们的方法是互补的，并不干扰现有的硬件预取器，因为我们只针对拖欠不规则的加载指令（那些没有常数或跨越地址模式）。对于每个选择的加载指令，我们生成并插入一个自定义的软件预取器，该预取器从应用程序的预取器中提取并模仿应用程序的预取器，所有这些都无需访问应用程序源代码。对于一组内存受限的不规则工作负载，我们在最新的高端硬件（Intel Skylake）上展示了高达2倍的单线程性能提升，并且由于没有线程生成开销，在相同硬件上实现了高达83%的辅助线程加速。
2020-09-01 cs.AR
Hardware Software Optimizations for Fast Model Recovery on Reconfigurable Architectures
IMPACT lab, Arizona State University（IMPACT实验室，亚利桑那州立大学）
MERINDA通过FPGA加速实现高效模型恢复，利用数据流管道和硬件优化，减少时钟周期并提升实时性能。
2025-12-05 cs.AR cs.LG
RISC-V Based TinyML Accelerator for Depthwise Separable Convolutions in Edge AI
Computer Engineering Department Ihsan Dogramaci Bilkent University（比尔肯特大学计算机工程系）；Engineering Sabancı University（萨班奇大学工程学院）
本文提出了一种基于 RISC-V 的 TinyML 加速器，通过融合像素级数据流消除中间缓冲区，显著降低数据传输成本，实现边缘 AI 加速器的内存墙突破。
2025-11-26 cs.AR cs.LG
CogSys: Efficient and Scalable Neurosymbolic Cognition System via Algorithm-Hardware Co-Design
本文提出CogSys算法-硬件协同设计框架，通过高效分解、可重构nsPE架构、BS数据流与adSCH调度，显著提升神经符号推理的效率、可扩展性和实时性。
2025-03-17 cs.AR
STISA: A 0.16 GOPS/W/PE Single-Shot Inference FPGA-based SNN Accelerator with Algorithm and Hardware Co-Design
Zhejiang University-University of Illinois Urbana-Champaign Institute, Zhejiang University（浙江大学伊利诺伊大学厄巴纳香槟校区联合学院，浙江大学）；Singapore University of Technology and Design（新加坡科技设计大学）
本研究提出基于FPGA的STISA SNN加速器，通过算法-硬件协同设计，采用TSC、TPOS映射与BMS架构，在多数据集上实现精度、延迟与能效的平衡，能效达0.16 GOPS/W/PE，优于现有同类加速器。
2026-10-14 cs.AR
