Dynamic cache reconfiguration based techniques for improving cache energy efficiency
现代多核处理器采用大型末级高速缓存，例如Intel的E7 - 8800处理器使用24MB L3高速缓存。此外，随着每一代CMOS技术，泄漏能量已经急剧增加，因此，泄漏能量预计将成为能量耗散的主要来源，特别是在末级高速缓存（LLC）中。传统的高速缓存节能方案要么以节省动态能量为目标，要么基于一级高速缓存特有的属性，因此这些方案对末级高速缓存的效用有限。此外，其他几种技术需要离线分析或每个应用程序调优，因此不适合产品系统。在这项研究中，我们提出了新的高速缓存泄漏节能方案的单核和多核系统，桌面，QoS，实时和服务器系统。我们提出了软件控制，硬件辅助的技术，使用动态缓存重新配置配置的缓存，以最节能的配置，同时保持性能损失的限制。为了分析和测试大量的潜在配置，我们利用低开销的微架构组件，这些组件可以轻松集成到现代处理器芯片中。我们采用了一个系统范围的方法来节省能源，以确保高速缓存重新配置不会增加处理器的其他组件的能耗。我们将我们的技术与最先进的技术进行了比较，发现我们的技术在能源效率方面优于它们。这项研究在提高高端嵌入式、桌面、服务器处理器和多任务系统的能效方面具有重要的应用。我们还提出了有效的设计空间探索的性能估计方法，并实现了基于时间采样的全系统架构仿真器的仿真加速方法。
2013-10-16 cs.AR
Ara: A 1 GHz+ Scalable and Energy-Efficient RISC-V Vector Processor with Multi-Precision Floating Point Support in 22 nm FD-SOI
在本文中，我们介绍了Ara，一个64位矢量处理器的基础上的RISC-V的矢量扩展的0.5版草案，实现在GlobalFoundries 22 FDX FD-SOI技术。Ara的微架构是可扩展的，因为它由一组相同的通道组成，每个通道包含处理器的向量寄存器文件和功能单元的一部分。在16个通道上运行256 x 256双精度的矩阵乘法时，FPU利用率高达97%。Ara在典型转角（TT/0.80V/25 oC）下运行频率超过1 GHz，实现高达33 DP-GFLOPS的性能。在能效方面，Ara在相同条件下达到了41 DP-GFLOPS/W，略优于文献中发现的同类矢量处理器。针对一系列不同矩阵和向量大小的几种可向量化线性代数计算内核进行的分析，深入了解了向量处理器的性能限制和瓶颈，并概述了即使对于小矩阵大小也能保持高能效的方向，其中向量架构实现了可用FPU的次优利用。
2019-10-27 cs.AR
HALO-CAT: A Hidden Network Processor with Activation-Localized CIM Architecture and Layer-Penetrative Tiling
本文提出面向 HNN 的软硬件协同处理器 HALO-CAT，通过 LPT 与激活局部化 CIM 减少中间结果和数据移动，在精度仅损失 1.5% 的情况下大幅降低内存需求与能耗。
2023-12-11 cs.AR
Ara2: Exploring Single- and Multi-Core Vector Processing with an Efficient RVV 1.0 Compliant Open-Source Processor
本文提出首款支持RISC-V V 1.0的开源向量处理器Ara2，通过22nm实现与多核扩展分析，揭示多向量核可突破标量发射率瓶颈，实现3倍性能与1.5倍能效提升。
2024-06-17 cs.AR
A Comparative Analysis of ARM and x86-64 Laptop-Class Processors: Architecture, Assembly-Level Performance, and Energy Efficiency
Sorbonne Université（索邦大学）
本文对比了ARM和x86-64架构在指令集设计、内存层次、核心组织等方面的差异，通过实验验证了两者在性能和能效上的表现，发现ARM平台在能效上显著优于x86-64平台。
2026-04-20 cs.AR
MACO: Exploring GEMM Acceleration on a Loosely-Coupled Multi-core Processor
本文提出松耦合多核架构 MACO，通过基于 tile 的指令集、硬件辅助预取与锁定及预测性地址转换，在 GEMM 和深度神经网络负载上实现高可扩展性与最高 1.1 TFLOPS、88% 的计算效率。
2024-04-30 cs.AR
High Throughput Neural Network based Embedded Streaming Multicore Processors
随着功耗成为关键的处理器设计问题，用于低功率处理的专用架构正变得流行。一些研究表明，神经网络可以用于信号处理和模式识别应用。本研究探讨了基于忆阻器的多核神经处理器的设计，该处理器主要用于处理直接来自传感器的数据。此外，我们还研究了基于SRAM的神经处理器的设计相同的任务。基于这些专用内核的多核处理器的完整系统评估是在考虑I/O和路由电路的情况下进行的。与传统的多核RISC处理器相比，面积和功耗的优势。我们的研究结果表明，忆阻器为基础的架构可以提供一个能源效率之间的三个和五个数量级大于RISC处理器的基准检查。
2016-06-15 cs.AR
Scalable Hierarchical Instruction Cache for Ultra-Low-Power Processors Clusters
针对超低功耗处理器集群，提出可扩展分层指令缓存（L1.5共享缓存加预取器），提升频率达20%，性能最高提升17%，且保持能量效率。
2023-09-04 cs.AR
A Scalable RISC-V Vector Processor Enabling Efficient Multi-Precision DNN Inference
针对RISC-V处理器部署多精度DNN的难题，提出了名为SPEED的可扩展RVV处理器，通过定制指令、参数化脉动阵列和混合数据流实现高效推理，在28nm工艺下性能与面积效率均优于同类开源处理器。
2024-01-31 cs.AR
Snitch: A tiny Pseudo Dual-Issue Processor for Area and Energy Efficient Execution of Floating-Point Intensive Workloads
数据分析、机器学习和科学计算等数据并行应用对新兴系统每秒浮点运算的需求不断增长。随着集成密度的增加，对能源效率的追求成为头号设计问题。虽然专用加速器提供了高能效，但它们过于专业化，难以适应算法的变化。我们提出了一个架构概念，解决了实现极端的能源效率的问题，同时仍然保持高灵活性作为一个通用的计算引擎。其关键思想是将一个名为Snitch的小型10 kGE控制核心与一个双精度FPU配对，以调整计算控制比。虽然传统上最大限度地减少非FPU面积和实现高浮点利用率一直是一个权衡，与Snitch，我们实现了这两个，通过增强ISA与两个最小的侵入性扩展：流语义寄存器（SSR）和浮点重复指令（FREP）。SSR允许内核隐式地将加载/存储指令编码为寄存器读/写，从而省略了许多显式的存储器指令。FREP扩展通过对来自微循环缓冲区的指令进行排序来并行处理浮点和整数流水线。这些ISA扩展显著降低了内核的压力，并将其释放给其他任务，使Snitch和FPU有效地以3.2%的最小增量成本双重发布。两个低开销ISA扩展使Snitch比当代向量处理器通道更灵活，实现了$2\times$能效改进。我们已经评估了建议的核心和ISA扩展在22纳米技术的八核集群。我们在多个并行微内核上实现了超过$5\times$的多核加速和$3.5\times$的能效增益。
2020-10-08 cs.AR
A 28.6 mJ/iter Stable Diffusion Processor for Text-to-Image Generation with Patch Similarity-based Sparsity Augmentation and Text-based Mixed-Precision
提出一种高能效Stable Diffusion处理器，通过PSSA、TIPS和DBSC三项技术降低内存访问能耗并提升FFN层能效，在28nm工艺下实现28.6 mJ/iter的文本生成图像。
2024-03-14 cs.AR
PEZY-SC3: A MIMD Many-core Processor for Energy-efficient Computing
本文介绍PEZY-SC3，一款基于MIMD众核架构的高能效处理器，通过细粒度多线程和非一致性缓存实现高可编程性与高效率，能效达24.6 GFlops/W，在Green500中排名第12。
2023-05-11 cs.AR cs.DC
FlexWatts: A Power- and Workload-Aware Hybrid Power Delivery Network for Energy-Efficient Microprocessors
现代客户端处理器通常使用三种常用的功率输送网络（PDN）之一：1）主板电压调节器（MBVR），2）集成电压调节器（IVR），以及3）低压差电压调节器（LDO）。我们观察到这些PDN中的每一个的能量效率随着处理器功率而变化（例如，热设计功率（TDP）和动态功率状态）和工作负载特性。这导致了能源效率低下和性能损失，因为现代客户端处理器在广泛的功耗范围内运行，并执行各种各样的工作负载。我们提出FlexWatts，现代客户端处理器的目标是通过动态分配PDN到处理器域，在处理器的广泛的功耗和工作负载范围内提供高能效的混合自适应PDN。FlexWatts基于三个关键理念。首先，它以一种新颖的方式将IVR和LDO结合在一起，以共享多个片内和片外资源。该混合PDN被分配给具有宽功耗范围的处理器域，并且它根据功耗在两种模式之间动态切换：IVR模式和LDO模式。其次，对于所有其他处理器域，FlexWatts静态分配片外VR。第三，FlexWatts引入了一种预测算法，该算法将混合PDN切换到最有利的模式。为了评估PDN的权衡，我们开发并开源了PDNspot，这是第一个经过验证的PDN架构模型，可以对PDN指标进行定量分析。使用PDNspot，我们评估了FlexWatts在各种SPEC CPU 2006、3DMark 06和电池寿命工作负载上的性能，以及IVR（现代客户端处理器中最先进的PDN）的性能。…
2020-09-18 cs.AR
Implications of Integrated CPU-GPU Processors on Thermal and Power Management Techniques
具有集成在同一管芯上的架构上不同的核（CPU和GPU）的异构处理器由于这些核之间的共享热/功率预算而导致热和功率管理技术的新挑战和机遇。在本文中，我们表明，新的并行编程范式（例如，OpenCL）在工作负载、散热/电源管理单元和操作系统之间建立了更紧密的耦合。使用详细的热量和功率地图的模具从红外成像，我们证明，在传统的多核CPU相比，异构处理器表现出更高的耦合行为的动态电压和频率缩放和工作负载调度，在其对性能，功率和温度的影响。此外，我们表明，通过考虑到不同的计算核心的核心架构和相对接近的差异，可以实现更好的调度方案，以降低功率密度和峰值温度的模具。本文的研究结果可用于提高异构CPU-GPU处理器的热效率和功耗效率。
2018-08-29 cs.AR
Physical Design Exploration of a Wire-Friendly Domain-Specific Processor for Angstrom-Era Nodes
本文探索面向机器学习的专用处理器物理设计，利用专用存储结构和 SIMD 单元缩短布线并提升密度，在 IMEC A10 节点下较基线 VWR2A 实现布线长度减半、密度提升 3 倍以上。
2025-08-09 cs.AR
TROOP: At-the-Roofline Performance for Vector Processors on Low Operational Intensity Workloads
ETH Zürich（苏黎世联邦理工学院）；Università di Bologna（博洛尼亚大学）
TROOP通过硬件优化实现向量处理器在低运算强度工作负载上的接近理想性能，提升能效并减少面积开销。
2025-08-05 cs.AR
Minimum RISC-V: Maximum FPGA Efficiency
Altera Corporation（Altera公司）
本研究设计轻量深度流水线RISC-V核心，提出同步编译应用二进制与专用处理器实例的优化方法，实现高频率、小体积的RISC-V，支持可预测多核密度规划。
2026-10-16 cs.AR
JuxtaPiton: Enabling Heterogeneous-ISA Research with RISC-V and SPARC FPGA Soft-cores
由于Dennard缩放的结束，能量效率已经成为计算机体系结构中越来越重要的关注点。异构微架构已经被探索作为实现更好的能量效率的一种方式，并且异构微架构芯片在移动环境中已经变得普遍。最近的研究已经探索使用异构ISA、异构微架构、通用核来实现进一步的能量效率增益。然而，没有开源硬件实现的异构ISA处理器可用于研究，和异构ISA处理器的有效研究需要FPGA原型提供的仿真速度。这项工作描述了我们通过将一个小型RISC-V核心集成到OpenPiton框架中来创建JuxtaPiton的经验，OpenPiton框架使用修改后的OpenPiton T1核心。这是第一次将新的内核与OpenPiton框架集成，而JuxtaPiton是第一个开源的、通用的、异构的ISA处理器。JuxtaPiton继承了OpenPiton的所有功能，包括可以引导全栈Debian Linux的重要FPGA仿真基础设施。使用这个基础设施，我们调查的面积和时间的影响，使用新的RISC-V核心的FPGA和新的核心运行微基准测试的性能。
2018-11-20 cs.AR
SEAM-V: A Hybrid-Decoupled RISC-V Vector Processor with Backend-Visible Packet Semantics and Source-Lifetime-Aware Scheduling
Institute of Automation, Chinese Academy of Sciences（中国科学院自动化研究所）；School of Artificial Intelligence, University of Chinese Academy of Sciences（中国科学院大学人工智能学院）
针对深度学习和科学计算中对处理器性能的需求，提出SEAM-V这一混合解耦的RISC-V向量执行架构，通过任务级解耦等形成执行包流，实现同-EP候选危险抑制等，相比紧密耦合实现有显著加速，不同应用组加速效果各异。
2026-08-06 cs.AR
Towards an Area-Efficient Implementation of a High ILP EDGE Soft Processor
20年来，有序标量RISC结构一直是FPGA软处理器设计的主导范式。先前的无序超标量实现没有表现出有竞争力的面积或绝对性能。本文描述了一种新的方法来建立快速和面积有效的乱序超标量软处理器，利用显式数据图执行（EDGE）指令集结构。通过仔细映射的EDGE微架构，特别是它的低指令调度器，我们证明了一个无序的FPGA架构的可行性。两个调度器的设计方案进行了比较。
2018-03-18 cs.AR
LPU: A Latency-Optimized and Highly Scalable Processor for Large Language Model Inference
针对大语言模型推理需求，HyperAccel推出延迟优化高可扩展的LPU处理器，搭配HyperDex软件框架，通过平衡内存带宽与计算、隐藏多芯同步延迟，在推理速度、能效上均优于GPU及对应GPU服务器。
2024-08-14 cs.AR
Crypto-RV: High-Efficiency FPGA-Based RISC-V Cryptographic Co-Processor for IoT Security
Nara Institute of Science and Technology（奈良先端科学技术大学院大学）；University of Information Technology（信息工程大学）；Vietnam National University（越南国立大学）；Le Quy Don Technical University（黎贵敦技术大学）
Crypto-RV是一种基于FPGA的RISC-V加密协处理器，通过统一支持多种加密算法，实现高效、低功耗的物联网安全加密处理。
2026-02-04 cs.AR cs.CR
High-Level Combined Deterministic and Pseudoexhuastive Test Generation for RISC Processors
最新的安全标准对嵌入式微处理器的目标故障覆盖率提出了严格的要求，目的是保证关键电子系统的鲁棒性和功能安全。这就激发了提高微处理器测试生成质量的需求。提出了一种面向RISC处理器的与实现无关的高级测试生成方法。处理器的指令集被划分成n个组。对于每个组，创建专用测试模板，用于生成两个测试程序，分别用于测试控制和数据路径。为了测试控制部分，提出了一种新的高层控制故障模型。使用该模型，为给定组的每个指令生成一组确定性测试数据操作数。高级故障模型的优点是它覆盖了比SAF故障类更大的故障类，包括控制部分中的多个故障覆盖。为了生成数据路径测试，使用伪穷举数据操作数。我们研究了该方法的可行性，并证明了高效率的测试程序生成的miniMIPS RISC处理器的执行模块的测试。
2019-08-08 cs.AR
Spatz: Clustering Compact RISC-V-Based Vector Units to Maximize Computing Efficiency
提出紧凑型 RISC-V 向量处理器 Spatz 及共享 SCM 的可扩展双核集群，以极小 VRF 和高 FPU 利用率提升矩阵与二维工作负载的面积能效。
2025-01-09 cs.AR
Evaluation of Run-Time Energy Efficiency using Controlled Approximation in a RISC-V Core
针对嵌入式系统能量有限的问题，研究了动态硬件近似对带专用近似功能的RISC-V嵌入式处理器运行时能效的影响，验证了近似计算在能效提升上的显著效果。
2024-10-09 cs.AR
PELS: A Lightweight and Flexible Peripheral Event Linking System for Ultra-Low Power IoT Processors
本文提出开源外设无关的 PELS，融合专用事件路由与微型 I/O 处理器，以 7 kGE 的小面积将 ULP RISC-V IoT 处理器的事件链接功耗降低 2.5 倍。
2024-01-18 cs.AR
An Architectural Approach for Decoding and Distributing Functions in FPUs in a Functional Processor System
本研究的主要目标是开发一种称为功能处理器系统的革命性处理器系统的概念。在这项建议中进行的相当新颖的工作集中在解码的功能管道和分配它在FPU作为调度方法的一部分。由于功能程序是仅在功能级别需要需求的超级别程序，因此在异构功能处理器单元中的功能的解码和功能的分布是一个挑战。我们探讨了分离的功能从应用程序和分布的功能在相关的FPU使用地址映射技术的可能性。在这里，我们追求的是将功能馈送到处理器群中的感觉，而不是处理器获取指令或功能并执行它。这项工作是在理论层面上进行的，在硬件上实现这项工作需要很长的路要走，也许需要一个大型的工业团队和务实的时间框架。
2010-01-21 cs.AR
DarkGates: A Hybrid Power-Gating Architecture to Mitigate the Performance Impact of Dark-Silicon in High Performance Processors
为了减少无源（暗）硅组件的泄漏功率，现代处理器系统使用称为功率门的低泄漏晶体管关闭这些组件的电源。不幸的是，功率门增加了系统的功率输送阻抗和电压保护带，限制了系统的最大可达到电压（即，Vmax），并且因此，CPU核心的最大可达到频率（即，Fmax）。因此，性能受CPU频率约束的系统（即，Fmax受限），例如高端台式机，由于功率门而遭受显著的性能损失。为了减轻这种性能损失，我们提出了DarkGates，这是一种混合系统架构，可以提高Fmax约束系统的性能，同时满足其功率效率要求。DarkGates基于三个关键技术：i）使用封装级资源（称为旁路模式）旁路片上电源门，ii）扩展电源管理固件以支持旁路模式或正常模式下的操作，以及iii）引入更深的空闲电源状态。我们在客户端设备的英特尔Skylake微处理器上实施DarkGates，并使用各种工作负载对其进行评估。在一个带有集成显卡的真正4核Skylake系统上，DarkGates将SPEC CPU 2006工作负载在所有热设计功耗（TDP）级别（35 W-91 W）下的平均性能提高了4.2%到5.3%。DarkGates保持了TDP大于45 W的桌面系统的3DMark工作负载的性能，而对于35 W-TDP（最低TDP）桌面系统，它只会降低2%。此外，DarkGates符合能源之星和英特尔就绪模式台式机系统能效基准的要求。
2021-12-22 cs.AR
Echoes: a 200 GOPS/W Frequency Domain SoC with FFT Processor and I2S DSP for Flexible Data Acquisition from Microphone Arrays
本文提出ECHOES，一款集成RISC-V DSP扩展与FFT硬件加速器的开源SoC，支持I2S麦克风阵列数据采集，峰值能效达199.8 GOPS/W，显著提升频域处理性能与效率。
2023-05-12 cs.AR
AraXL: A Physically Scalable, Ultra-Wide RISC-V Vector Processor Design for Fast and Efficient Computation on Long Vectors
本文提出了模块化可扩展的64位RISC-V V向量处理器AraXL，通过分布式分层互连解决物理扩展瓶颈，支持多达64个并行向量通道，在22nm工艺下实现146 GFLOPs峰值性能和40.1 GFLOPs/W能效。
2025-01-17 cs.AR
Coordinated Management of Processor Configuration and Cache Partitioning to Optimize Energy under QoS Constraints
提高能效的一种有效方法是对硬件资源进行节流，以满足特定的性能目标，该目标被指定为QoS约束，与在多核系统上运行的所有应用程序相关联。现有技术已经提出了资源管理（RM）框架，其中以协调的方式管理分配给每个处理器的末级高速缓存（LLC）的份额和每个处理器的电压-频率（VF）设置以减少能量。这种方案的缺点在于，虽然一个核为另一个核放弃LLC资源，但是性能下降必须通过更高的VF设置来补偿，这导致能耗的二次增加。通过允许每个核适于利用指令和存储器级并行（ILP/MLP），实现了显著更高的能量节省。本文提出了一种用于LLC分区、处理器自适应和每核VF扩展的协调RM。第一个贡献是一个系统的研究资源权衡时，使三个类的资源之间的协调方式进行交易。第二个贡献是一个新的RM框架，利用这些权衡，以节省更多的能源。最后，准确建模资源节流对性能的影响的一个挑战是高精度地预测MLP的量。为此，本文贡献了一种机制，估计不同的处理器配置和LLC分配的MLP的效果。总体而言，我们表明，高达18%的能源，平均10%，可以节省使用所提出的计划。
2019-11-12 cs.AR
Cryogenic Reconfigurable Logic with Superconducting Heater Cryotron: Enhancing Area Efficiency and Enabling Camouflaged Processors
本文提出基于单个hTron的低温可重构逻辑电路，通过调节偏置实现copy、NOT、AND、OR及多数逻辑，减少器件数量并支持同版图伪装以抵御逆向工程。
2023-09-27 cond-mat.supr-con cs.AR cs.ET
PSCNN: A 885.86 TOPS/W Programmable SRAM-based Computing-In-Memory Processor for Keyword Spotting
National Yang Ming Chiao Tung University（阳明交通大学）
内存计算（Computing-in-Memory，CIM）由于其大规模并行性和低功耗的特点，近年来受到了广泛关注。然而，目前的CIM设计受到小CIM宏的大面积开销和模型执行的可编程性差的影响。本文提出了一种可编程CIM处理器，它具有单个大尺寸CIM宏而不是多个较小的CIM宏，用于功率有效的计算和灵活的指令集，以简单的方式支持各种二进制1-D卷积神经网络（CNN）模型。此外，该架构采用池化回写方法来支持融合或独立的卷积/池化操作，以减少35.9%的延迟，采用TSMC 28 nm工艺制造的设计实现了150.8 GOPS的吞吐量和885.86 TOPS/在执行我们的二进制关键字定位模型时，10 MHz时的功耗效率为10 W，与以前的设计相比，它具有更高的功耗效率和灵活性。
2022-05-02 cs.AR cs.LG eess.AS
Idle Cycles Are Not Wasted Cycles
Max Planck Institute for Software Systems（马克斯·普朗克软件系统研究所）；University of Washington（华盛顿大学）
研究服务核心网络栈轮询效率，通过对AMD EPYC处理器测量，发现回收闲置核心收益低且增加调度复杂度，进而提出以预算为中心的观点，将功率作为基本资源，等待策略作为首要系统设计选择。
2026-11-02 cs.AR cs.NI cs.OS
Bespoke Co-processor for Energy-Efficient Health Monitoring on RISC-V-based Flexible Wearables
Karlsruhe Institute of Technology, Germany（卡尔斯鲁厄理工学院，德国）；University of Patras, Greece（帕特拉大学，希腊）
本文提出一种集成专用乘累加协处理器的柔性RISC-V处理器，通过约束规划联合优化系数与MLP推理映射，在2.42 mm²面积内实现近实时健康监测，较现有技术平均加速2.35倍并降低能耗2.15倍。
2025-11-08 cs.AR cs.LG
Performance Analysis of Edge and In-Sensor AI Processors: A Comparative Review
本文比较了边缘和在传感器AI处理器的性能，评估了不同架构在低功耗和延迟敏感任务中的表现，突显了在传感器计算的优势和挑战。
2026-02-18 cs.AR cs.CV cs.LG
PMEvo: Portable Inference of Port Mappings for Out-of-Order Processors by Evolutionary Optimization
在计算机系统中实现峰值性能需要在系统的每一层中进行优化，无论是硬件还是软件。详细了解底层硬件，尤其是处理器，对于优化软件至关重要。处理器性能的一个关键标准是它利用指令级并行的能力。这种能力是由处理器的端口映射决定的，端口映射描述了处理器对每条指令的执行单元。处理器制造商通常不共享其微体系结构的端口映射。虽然存在从实验中自动推断端口映射的方法，但它们基于特定于处理器的硬件性能计数器，这些计数器并不适用于每个平台。我们提出了PMEvo，一个框架来自动推断端口映射的基础上测量的短指令序列的执行时间。PMEvo使用一种进化算法，该算法使用线性规划的分析吞吐量模型来评估候选映射的适应度。我们的原型实现推断英特尔的Skylake架构，预测测量的指令吞吐量的准确性，是有竞争力的现有工作的端口映射。此外，它还找到了AMD Zen+架构和ARM Cortex-A72架构的端口映射，这些都超出了现有技术的范围。
2020-04-21 cs.AR cs.PF
Transport Triggered Array Processor for Vision Applications
Center for Machine Vision and Signal Analysis, University of Oulu（奥卢大学机器视觉与信号分析中心）
许多物联网（IoT）设备中的低级传感数据处理通过利用睡眠模式或将时钟减慢到最低限度来追求能效。为了抑制这些设计中的待机功耗份额，在制造中采用了近阈值/亚阈值操作点或超低泄漏工艺。这些限制了时钟频率，降低了单个处理核心的计算吞吐量。在这篇文章中，我们探索通过大规模并行化来补偿在近阈值区域（Δ =0.6V）操作的性能损失。近阈值操作和大规模并行的好处分别是每个指令操作的最佳能耗和最小化的内存往返。该设计的处理元件（PE）基于传输触发架构。细粒度的可编程并行解决方案允许快速有效地计算可学习的低级特征（例如局部二进制描述符和卷积）。还实施了其他业务，包括最大池。可编程设计实现了本地二进制模式计算的出色能效。
2019-06-10 cs.AR cs.CV eess.SP
How to Increase Energy Efficiency with a Single Linux Command
本文提出利用现有功率上限机制，通过单条Linux命令设置功率上限，在双路Intel Xeon系统上经SPEC CPU 2017测试，能效提升最高25%且性能损失小，优于复杂DVFS算法。
2025-06-19 cs.AR cs.PF
Performance Characterization of SPEC CPU 2026 on AMD EPYC 9755 Processor
Advanced Micro Devices, Inc. (AMD)（超威半导体有限公司）
本文针对SPEC CPU 2026在AMD EPYC 9755处理器上开展微架构性能表征，采用多视角方法分析两类套件，识别三类工作负载集群，揭示规模相关效应，为相关架构研究奠定实证基础。
2026-09-02 cs.AR cs.PF
FlexVector: A SpMM Vector Processor with Flexible VRF for GCNs on Varying-Sparsity Graphs
本文提出FlexVector，一种基于向量处理器的架构，通过灵活的VRF处理GCN推理中的SpMM，减少内存交通，提升性能和能效。
2026-04-11 cs.AR cs.DC
