FERIVer: An FPGA-assisted Emulated Framework for RTL Verification of RISC-V Processors
本文提出一种用于 RISC-V 处理器 RTL 验证的 FPGA 辅助 SoC 平台 FERIVer，通过嵌入式 CPU 与综合硬件交叉验证，实现 5 MIPS 速度，比 Xilinx XSim 快 150 倍，比 Verilator 提升 35 倍，且硬件占用率低于 7%。
2025-04-07 cs.AR
A 0.3-2.6 TOPS/W Precision-Scalable Processor for Real-Time Large-Scale ConvNets
用于ConvNets或卷积神经网络（CNN）的低功耗精度可扩展处理器采用40 nm技术实现。它的256个并行处理单元在204 MHz下运行时达到峰值102 GOPS。为了在保持吞吐量的同时最大限度地减少能耗，这是第一个利用卷积的稀疏性并实现动态精度可扩展性，从而实现电源和能量缩放的作品。该处理器是完全C可编程的，在204 MHz时功耗为25- 288 mW，效率范围为0.3-2.6 real TOPS/W。因此，该系统的能效比最先进的系统高出3.9倍。
2016-06-16 cs.AR
Instruction-Level Abstraction (ILA): A Uniform Specification for System-on-Chip (SoC) Verification
现代片上系统（SoC）设计越来越异构，除了可编程处理器外，还包含专用的半可编程加速器。与加速器之前的时代相比，ISA在验证中发挥了重要作用，实现了软件和硬件之间的清晰分离，这些“加速器丰富”的SoC的验证提出了新的挑战。从硬件设计者的角度来看，缺乏一个共同的框架，加速器行为的正式功能规范。从软件开发人员的角度来看，不存在用于推理与加速器交互的程序的软件/硬件交互的统一框架。本文通过为加速器功能行为提供正式规范和高级抽象来解决这些挑战。它形式化的指令级抽象（ILA），在我们以前的工作中非正式开发的概念，并显示其在建模和验证的加速器的应用。这种形式化的ILA将熟悉的指令概念扩展到加速器，并为加速器和可编程处理器的软件可见行为建模提供了统一的、模块化的和分层的抽象。我们通过加速器（用于图像处理、机器学习和密码学）和通用处理器（RISC-V）的几个案例研究来证明ILA的适用性。我们展示了ILA模型如何促进两个ILA之间的等价性检查，以及ILA与其硬件有限状态机（FSM）实现之间的等价性检查。此外，这种等效性检查支持使用ILA兼容性的概念的加速器升级，类似于使用ISA兼容性的处理器升级。
2018-06-14 cs.AR
Power optimized programmable embedded controller
如今，功耗已成为硬件设计中的首要考虑因素，并且在计算机系统中是至关重要的，特别是对于具有高性能和更多功能的便携式设备。门控时钟是降低处理器功耗最常用的技术。在这项工作中，时钟门控技术被应用到优化的功耗完全可编程嵌入式控制器（PEC）采用RISC架构。设计的CPU支持i）智能指令集，ii）I/O端口，iii）片上时钟以提供一系列频率，iv）RISC以及控制器概念。整个设计采用VHDL描述，并在Xilinx公司的FPGA芯片上实现，该结构和时钟门控技术相结合，使芯片功耗降低了33.33%。
2010-09-09 cs.AR
Test Time Reduction Reusing Multiple Processors in a Network-on-Chip Based Architecture
随着嵌入式系统复杂性的增加和生存周期的缩短，可编程处理单元的数量迅速增加，而定制逻辑的门数却不断减少。考虑到这一趋势，这项工作提出了一种测试规划方法，能够重用可用的处理器作为测试源和汇，和片上网络作为测试访问机制。实验结果是基于ITC'02基准和两个开放的核心处理器符合MIPS和MIPS指令集。结果表明，片上网络和嵌入式处理器的协同使用可以在不增加面积和引脚成本的情况下，提高测试并行度，减少测试时间。
2007-10-25 cs.AR
Transport Triggered Array Processor for Vision Applications
Center for Machine Vision and Signal Analysis, University of Oulu（奥卢大学机器视觉与信号分析中心）
许多物联网（IoT）设备中的低级传感数据处理通过利用睡眠模式或将时钟减慢到最低限度来追求能效。为了抑制这些设计中的待机功耗份额，在制造中采用了近阈值/亚阈值操作点或超低泄漏工艺。这些限制了时钟频率，降低了单个处理核心的计算吞吐量。在这篇文章中，我们探索通过大规模并行化来补偿在近阈值区域（Δ =0.6V）操作的性能损失。近阈值操作和大规模并行的好处分别是每个指令操作的最佳能耗和最小化的内存往返。该设计的处理元件（PE）基于传输触发架构。细粒度的可编程并行解决方案允许快速有效地计算可学习的低级特征（例如局部二进制描述符和卷积）。还实施了其他业务，包括最大池。可编程设计实现了本地二进制模式计算的出色能效。
2019-06-10 cs.AR cs.CV eess.SP
Electron-Tunnelling-Noise Programmable Random Variate Accelerator for Monte Carlo Sampling
本文设计基于电子隧穿噪声和 XADC 采样的 FPGA 可编程随机变量加速器，接入 LiteX/RISC-V 软处理器，在十二个蒙特卡洛基准上相比 GSL 取得最高约 8.70 倍加速并保持相近分布质量。
2024-04-06 cs.AR cs.ET physics.comp-ph
Inference-to-complete: A High-performance and Programmable Data-plane Co-processor for Neural-network-driven Traffic Analysis
National University of Defense Technology（国防科技大学）；Peking University（北京大学）
针对现有神经网络驱动智能数据面无法兼顾灵活性、低延迟高吞吐与数据面无感知性的问题，本文提出位于数据面旁路的协处理器Kaleidoscope，通过三项关键技术实现设计目标，实验验证其性能与准确率均达先进水平。
2024-11-01 cs.AR cs.LG cs.NI
Novel Graph Processor Architecture, Prototype System, and Results
图算法越来越多地用于利用大型数据库的应用程序中。然而，传统的处理器架构不足以处理图形计算的吞吐量和存储器要求。林肯实验室的图形处理器架构代表了对图形问题的并行架构的重新思考。我们的处理器采用的创新，包括稀疏矩阵为基础的图形指令集，无缓存存储器系统，基于加速器的架构，脉动排序器，高带宽多维环形通信网络，和随机通信。一个现场可编程门阵列（FPGA）原型的新的图形处理器已开发出显着的性能增强，在传统的处理器图形计算吞吐量。
2016-07-22 cs.AR cs.DC
A Novel Architecture of Area Efficient FFT Algorithm for FPGA Implementation
大量样本的快速傅里叶变换（FFT）需要大量的现场可编程门阵列（FPGA）硬件资源，其面积和功耗都比较大。在本文中，我们提出了一个面积有效的FFT处理器的结构，重复使用蝶形元件多次。FFT处理器采用VHDL语言进行了仿真，并在Virtex-6 FPGA上进行了验证。所提出的架构优于传统架构的$N$点FFT处理器的面积方面，这是减少了一个因素的$log_N 2$，在处理时间可以忽略不计的增加。
2015-02-25 cs.AR
A Study of the Speedups and Competitiveness of FPGA Soft Processor Cores using Dynamic Hardware/Software Partitioning
现场可编程门阵列（FPGA）为设计人员提供了快速创建硬件电路的能力。FPGA可配置逻辑容量的增加和FPGA成本的降低使设计人员能够更容易地将FPGA纳入其设计中。FPGA供应商已经开始提供可配置的软处理器内核，这些内核可以合成到他们的FPGA产品中。虽然具有软处理器内核的FPGA为设计人员提供了更高的灵活性，但与硬核处理器相比，此类处理器通常具有降低的性能和能耗。在此之前，我们提出了翘曲处理，一种能够通过动态和透明地重新实现关键软件内核作为片上可配置逻辑中的自定义电路来优化软件应用程序的技术。在本文中，我们研究了基于MicroBlaze软核的翘曲处理系统的潜力，以消除软核处理器的性能和能量开销相比，一个硬核处理器。我们证明，基于软核的翘曲处理器实现平均加速比为5.8和57%的能源减少相比，单独的软核。我们的数据表明，基于软核的翘曲处理器产生的性能和能耗与现有的硬核处理器的竞争力，从而扩大了软处理器内核的FPGA上更广泛的应用程序的有用性。
2007-10-25 cs.AR
Performance Evaluation of ECC in Single and Multi Processor Architectures on FPGA Based Embedded System
密码算法的计算成本很高，如果我们需要在资源受限的嵌入式系统中执行它们，挑战就更多了。具有可编程逻辑器件和处理核心的现场可编程门阵列（FPGA）已被证明是用于嵌入式系统的高度可行的实现平台，其提供更少的设计时间和可重构性。吞吐量、资源利用率和功率要求等设计参数是关键问题。椭圆曲线密码体制（Elliptic Curve Cryptography，ECC）在许多方面都优于RSA等公钥密码体制，如以较小的密钥提供更高的安全性，本文选择了ECC，并探讨了其在基于FPGA的嵌入式系统中实现的可能性，包括单处理器核和双处理器核结构，涉及任务并行化。考虑到其他现有作品，这项探索是同类探索中的首次，是评估在基于FPGA（Virtex 4 XC 4VFX 12、FF 668、-10）的嵌入式平台上实现ECC的最佳可能架构环境所需的活动。
2014-01-15 cs.AR cs.CR
Acceleration of probabilistic reasoning through custom processor architecture
概率推理是鲁棒决策系统的重要工具，因为它能够显式地处理现实世界的不确定性，约束和因果关系。因此，研究人员正在通过将深度学习与概率推理相结合来开发混合模型，用于自动驾驶车辆、自动无人机等安全关键型应用。因此，本文提出了一种自定义的可编程处理器，以加速和积网络，一个重要的概率推理执行内核。该处理器具有针对和积网络执行而优化的优化数据路径架构和存储层次结构。实验结果表明，该处理器在需要更少的计算和内存单元的同时，实现了比Nvidia Jetson TX2嵌入式GPU平台高12倍的吞吐量优势。
2021-02-27 cs.AR cs.DC
A Microprocessor implemented in 65nm CMOS with Configurable and Bit-scalable Accelerator for Programmable In-memory Computing
Princeton University（普林斯顿大学）
本文介绍了一种可编程的内存计算处理器，在65纳米CMOS工艺证明。对于以数据为中心的工作负载，例如深度神经网络，在使用当今的计算架构实现时，数据移动通常占主导地位。这激发了空间架构的发展，其中数据存储和计算硬件的布置是分布式的，并与计算数据流显式对齐，最明显的是对于矩阵向量乘法。存内计算是一种空间架构，其中处理元件对应于密集位单元，提供本地存储和计算，通常采用模拟操作。虽然这提高了高能效和高吞吐量的潜力，但模拟操作的鲁棒性、规模和可编程性受到极大限制。本文介绍了一个590 kb的内存计算加速器集成在一个可编程处理器架构，利用最近的方法，电荷域存内计算。该架构采用与嵌入式CPU紧密耦合的方法，通过加速器接口实现标准处理器内存空间的集成。此外，近存储器计算数据路径通过位并行/位串行（BP/BS）方案既能够在本地实现各种计算，以解决跨应用所需的操作，又能够实现矩阵/输入向量元素的位精度可扩展性。芯片测量显示，在VDD为1.2/0.85V时，能量效率为152/297 1b-TOPS/W，吞吐量为4.7/1.9 1b-TOPS（与矩阵/输入向量元素精度线性缩放）。具有1-b/4-b权重和激活的CIFAR-10分类的神经网络演示在176/23 fps下消耗5.3/105.2 $μ$ J/图像，其准确度在数字/软件实现的水平（89.3/92.4 $\%$准确度）。
2018-11-09 cs.AI cs.AR cs.CV
A configurable accelerator for manycores: the Explicitly Many-Processor Approach
提出了一种设计处理器加速器的新方法。提出了一种新的计算模型和一种具有动态（最终用户可编程）结构的专用加速器。新模型考虑了一个处理器，其中新引入的管理层协调核心的工作。核心有能力（基于编译器提供的并行化信息，并使用管理程序的帮助）将它们收到的部分作业外包给一些相邻的核心。所引入的改变本质上并且有利地修改了计算系统的架构和操作。计算吞吐量急剧增加，技术实现的效率（每个逻辑门的计算性能）增加，使用操作系统服务的非有效载荷活动减少，实时行为有利地改变，并且将加速器连接到处理器大大简化。这里仅讨论处理器的架构和操作的一些细节，其余部分在其他地方描述。
2016-07-06 cs.AR cs.DC
FireGuard: A Generalized Microarchitecture for Fine-Grained Security Analysis on OoO Superscalar Cores
本文提出FireGuard，首个在真实乱序超标量处理器上实现细粒度指令分析的通用微架构，通过构建端到端系统在保障安全与性能的同时，仅引入不到1%的硅片面积开销。
2025-04-02 cs.AR cs.CR
Massively Parallel Processor Architectures for Resource-aware Computing
我们提出了一类大规模并行处理器架构称为侵入性紧耦合处理器阵列（TCPAs）。所提出的处理器类是一个高度可参数化的模板，它可以在运行前定制，以满足客户的要求，如性能，面积成本和能源效率。这些可编程加速器非常适合信号、图像和视频处理以及其他流处理应用领域的特定领域计算。为了克服未来的缩放问题（例如，功耗、可靠性、资源管理以及应用程序并行化和映射），TCPA固有地被设计为在硬件级支持自适应性和资源感知。在这里，我们遵循最近引入的资源感知并行计算范式称为侵入式计算，应用程序可以动态地要求，执行和释放资源。此外，我们展示了如何侵入式计算可以用作电源管理的推动者。最后，我们将介绍如何通过在处理器阵列级采用按需空间冗余来实现这种大规模并行架构上的容错循环执行的想法。
2014-05-12 cs.AR cs.DC
