A Fast Diagnosis Scheme for Distributed Small Embedded SRAMs
针对分布式小型嵌入式SRAM（e-SRAM）的故障诊断问题，提出了一种缩短诊断时间的诊断方案。该方案改进了[A parallel built-in self-diagnosis method for embedded memory buffers，A parallel built-in self-diagnosis method for embedded memory array]中提出的方案。这些改进主要有两个方面。一方面，在[A parallel built-in self-diagnosis method for embedded memory buffers，A parallel built-in self-diagnosis method for embedded memory arrays]中的诊断架构所忽略的耗时数据保留故障（DRF）的诊断现在被考虑并且经由被称为“无写恢复测试模式（NWRTM）"的DFT技术来执行。另一方面，利用包括串行到并行转换器（SPC）和并行到串行转换器（PSC）的对来代替双向串行接口，以避免串行故障掩蔽和缺陷率相关诊断的问题。从我们的评估结果表明，所提出的诊断方案实现了增加的诊断覆盖率，减少诊断时间相比，在[并行内置的自诊断方法嵌入式存储器缓冲区，并行内置的自诊断方法嵌入式存储器阵列]，与可忽略的额外面积成本。
2007-10-25 cs.AR
Analytical Model of Memory-Bound Applications Compiled with High Level Synthesis
对专用加速器的需求日益增长，以提高能源效率和性能，这使得FPGA成为一种有前途的选择。然而，用硬件描述语言对FPGA进行编程需要很长的时间和精力来实现最佳结果，这阻碍了许多程序员采用这项技术。高级合成工具提高了对FPGA的可访问性，但由于生成单个比特流所需的大量编译时间（分钟到几天），优化过程仍然是时间昂贵的。放置和路由占用了大部分时间，而RTL管道和内存组织在几秒钟内就知道了。关于即将到来的比特流的组织的这种早期信息足以提供准确且快速的性能模型。本文提出了一个性能分析模型HLS设计集中在内存受限的应用程序。通过对生成的内存结构和DRAM组织的仔细分析，该模型预测了一组代表性应用程序的执行时间，最大误差为9.2%。与以前的作品相比，我们的预测减少平均至少$2\times$的估计误差。
2020-03-29 cs.AR
SynDCIM: A Performance-Aware Digital Computing-in-Memory Compiler with Multi-Spec-Oriented Subcircuit Synthesis
SynDCIM提出一种性能感知的数字存内计算编译器，通过多规格导向的子电路综合和自动化性能到版图生成流程，实现DCIM宏的敏捷设计，并在40nm测试芯片上验证了其与人工设计相竞争的性能。
2025-01-05 cs.AR
DAE4HLS: Exposing Memory-Level Parallelism for High-Level Synthesis using Explicit Decoupling
Norwegian University of Science and Technology (NTNU)（挪威科技大学）
提出DAE4HLS范式，通过显式解耦请求与响应，在HLS中暴露内存级并行性，应用于AMD Vitis HLS和动态HLS框架，实现10-79倍加速。
2026-05-22 cs.AR
R-HLS: An IR for Dynamic High-Level Synthesis and Memory Disambiguation based on Regions and State Edges
针对动态HLS现有基于控制流的IR难以挖掘块间并行性的问题，提出面向动态HLS的RVSDG方言R-HLS及分布式内存消歧优化，在平均提速10%的同时大幅降低硬件资源占用。
2024-08-16 cs.AR
Influence of Memory Hierarchies on Predictability for Time Constrained Embedded Software
安全关键的嵌入式系统必须满足实时性的限制，预计是高度可预测的，以保证在设计时，一定的时间期限将始终得到满足。这种要求通常会阻止设计人员利用高速缓存，因为它们是高度动态的，因此很难预测行为。暂存存储器的集成代表了一种替代方法，该方法允许系统受益于与高速缓存相当的性能增益，同时保持可预测性。在这项工作中，我们比较了暂存器内存和高速缓存的最坏情况下的执行时间（WCET）的分析结果的影响。我们表明，高速缓存，尽管需要复杂的技术，可以有一个负面影响的预测WCET，而估计WCET的暂存存储器规模与实现的性能增益在没有额外的分析成本。
2007-10-25 cs.AR
Pushing up to the Limit of Memory Bandwidth and Capacity Utilization for Efficient LLM Decoding on Embedded FPGA
针对边缘设备内存资源有限、LLM解码受带宽限制的问题，本文在KV260嵌入式FPGA上提出硬件加速方案，通过裸机环境、算子融合等技术成功部署LLaMA2-7B，实现高资源利用率与解码速度，为嵌入式FPGA上高效LLM推理提供参考。
2025-02-15 cs.AR
A Cache Management Strategy to Replace Wear Leveling Techniques for Embedded Flash Memory
NAND闪存的价格由于市场增长和制造工艺的掌握而急剧下降，同时从技术角度在耐久性和密度方面的研究工作非常活跃。NAND闪存正在成为移动计算中最重要的存储介质，并且倾向于不太局限于该领域。这种技术的主要限制是每块可能的擦除操作的有限数量，这往往会迅速引起存储器磨损。为了解决这个问题，最先进的解决方案实现了磨损均衡策略，以均衡内存的磨损，从而延长其寿命。这些策略集成到闪存转换层（FTL）中，极大地降低了写入性能。在本文中，我们提出了减少闪存磨损的问题，并提高其性能，通过吸收整个双缓存系统的擦除操作取代FTL磨损均衡和垃圾回收服务。我们通过提出对嵌入式闪存的专门基于缓存的系统的首次性能评估来证明这一想法的合理性。与磨损均衡计划，建议的高速缓存解决方案减少了擦除操作的媒体上报告的总数量，通过吸收它们在高速缓存的工作负载表示最小的全球顺序速率。
2012-09-14 cs.AR
Intégration de la synthèse mémoire dans l'outil de synthèse d'architecture GAUT Low Power
支持信号和图像应用的系统处理大量数据。这涉及到内存的密集使用，成为系统的瓶颈。内存限制了性能，并且在总消耗中占很大比例。在开发高级综合工具GAUT Low Power时，我们对存储单元的综合很感兴趣。在这项工作中，我们集成了数据存储和数据传输，以约束数据路径的执行单元的高层次综合。
2006-05-30 cs.AR
TRAPTI: Time-Resolved Analysis for SRAM Banking and Power Gating Optimization in Embedded Transformer Inference
Brno University of Technology（布尔诺理工大学）
针对嵌入式硬件中变换器网络在面积、延迟和能耗约束下的部署问题，TRAPTI通过时序分析和模拟仿真，优化SRAM银行化与电源门控策略，降低内存占用并提升效率。
2026-04-08 cs.AR
High Level Synthesis with a Dataflow Architectural Template
在这项工作中，我们提出了一种新的方法，高层次的综合（HLS），高层次的功能首先映射到一个架构模板，硬件合成之前进行。由于FPGA平台特别适合实现流处理流水线，因此我们对传统的高级程序进行转换，将其转换为多级并行引擎[1]。该目标模板自然地将慢速存储器数据访问与计算重叠，因此对存储器子系统延迟具有更好的容忍度。使用最先进的HLS工具进行实际电路生成，我们观察到，当使用Cocklow架构模板作为中间编译目标时，整体性能提高了9倍。
2016-06-21 cs.AR
Dynamic Loop Fusion in High-Level Synthesis
针对HLS中不规则代码的兄弟循环顺序执行瓶颈，提出动态循环融合的软硬件协同设计，利用地址单调性实现并行，平均加速较静态HLS达14倍，较动态HLS达4倍。
2025-01-24 cs.AR
A high-level model of embedded flash energy consumption
深度嵌入式SoC的闪存中的代码对齐会对计算的总能耗产生很大影响。我们调查的效果代码对齐在六个SoC，并发现，这种能量的很大一部分（高达15%的SoC总能耗）可以节省的变化的对齐。建立了一个灵活的模型来预测深度嵌入式SoC上闪存的读-访问能耗，其中代码是就地执行的。该模型使用由处理器执行的指令级存储器访问来计算指令序列的闪存能耗。我们推导出五个SoC的模型参数，并验证它们。误差低至5%，总体平均归一化RMS偏差为11%。使用此模型优化代码对齐的范围在一系列基准测试和SoC中进行了探索。分析表明，超过30%的循环可以更好地对齐。这可以显著降低能耗，同时将代码大小增加不到4%。我们的结论是，这种效果有潜力作为一种有效的优化，节省大量的能源，在深度嵌入式SoC。
2014-04-23 cs.AR
Configurable memory systems for embedded many-core processors
现代嵌入式处理器的存储系统消耗了系统总能量的很大一部分。我们探讨了一系列不同的配置选项，并表明，可重构设计可以更好地利用它比任何固定的实现可用的资源，并提供了很大的改善性能和能耗。随着资源变得越来越有限，可重构性变得越来越有用，因此在嵌入式空间中特别相关。对于一个优化的架构配置，我们表明，一个可配置的缓存系统执行平均20%（最大70%）优于最好的固定实现时，两个程序竞争相同的资源，并减少缓存未命中率平均70%（最大90%）。然后，我们提出了一个AES加密和解密的案例研究，并发现自定义内存配置几乎可以使性能提高一倍，并通过在并行化程序时专门化每个核心的任务来实现进一步的好处。
2016-01-07 cs.AR cs.DC
Pseudo-Ring Testing Schemes and Algorithms of RAM Built-In and Embedded Self-Testing
研究了伪环形存储器自测试的扫描和环形方案。这两种方案都是基于存储器本身对线性或非线性反馈移位寄存器的仿真。描述了多端口和嵌入式存储器以及寄存器文件的伪环方案实现的特点。它示出，只有小的额外的逻辑是必需的，并允许微控制器的速度测试。文中还给出了采用伪环测试方案时某些存储器故障覆盖率的后验值。
2011-06-18 cs.AR
An Efficient Transparent Test Scheme for Embedded Word-Oriented Memories
在系统芯片（SOC）设计中，存储器核通常是具有最小特征尺寸的密集部分。因此，存储器核的可靠性对SOC的可靠性具有重大影响。透明测试是提高存储器可靠性的有效技术之一。本文提出了一种将面向位的行进测试转换为面向字的透明行进测试的系统算法。变换后的透明行军测试具有较短的测试复杂度相比，提出了在以前的作品[理论的透明BIST的RAM，一个透明的在线存储器测试，同时检测功能故障和软错误的存储器]。例如，如果用March C-测试具有32位字的存储器，所提出的方案转换的透明面向字测试的时间复杂度仅为[Theory of transparent BIST for RAM]或[透明的在线存储器测试，用于同时检测存储器中的功能故障和软错误]。
2007-10-25 cs.AR
Hardware-software co-exploration with racetrack memory based in-memory computing for CNN inference in embedded systems
Department of Electrical and Computer Engineering, National University of Singapore（电子与计算机工程系，新加坡国立大学）；Institute of High Performance Computing, Agency for Science, Technology and Research（高性能计算研究所，科技研究局）；Institute of Computing Technology, Chinese Academy of Sciences（计算技术研究所，中国科学院）；School of Computing, National University of Singapore（计算系，新加坡国立大学）；Hong Kong University of Science and Technology（香港科学与技术大学）
本文针对嵌入式系统中CNN推理的资源受限问题，提出基于赛道存储的存内计算加速器，通过设计基础算术电路并采用硬件-软件协同设计优化系统与模型架构，在保持精度的同时显著降低面积和能耗、提升性能。
2025-07-02 cs.AI cs.AR cs.ET
SqueezeJet: High-level Synthesis Accelerator Design for Deep Convolutional Neural Networks
Aristotle University of Thessaloniki（塞萨洛尼基亚里士多德大学）
深度卷积神经网络通过在诸如对象识别和目标检测之类的计算机视觉问题中提供准确得多的解决方案，已经主导了模式识别场景。这些解决方案中的大多数都需要巨大的计算成本，需要数十亿次乘法累加运算，因此，在嵌入式移动（资源-功率受限）硬件上运行的实时应用中使用它们非常具有挑战性。这项工作提出了架构，高层次的综合设计，并实现SqueezeJet，一个FPGA加速器的推理阶段的SqueezeNet DCNN架构，这是专门设计用于嵌入式系统。结果表明，与运行在嵌入式移动处理器上的SqueezeNet软件实现相比，SqueezeJet可以实现15.16倍的速度提升，而前5名的精度下降不到1%。
2018-05-06 cs.AR cs.CV
Evaluating IOMMU-Based Shared Virtual Addressing for RISC-V Embedded Heterogeneous SoCs
本研究针对嵌入式异构SoC中加速器物理寻址带来的内存开销问题，评估了基于IOMMU的共享虚拟寻址在RISC-V架构系统中的性能，验证了末级缓存可大幅降低地址转换开销，证明该方案适用于此类系统。
2025-02-24 cs.AR
A 137.5 TOPS/W SRAM Compute-in-Memory Macro with 9-b Memory Cell-Embedded ADCs and Signal Margin Enhancement Techniques for AI Edge Applications
本研究提出一款面向AI边缘应用的高精度SRAM存算一体宏单元，通过单元嵌入式9位ADC、时间调制乘累加架构及两种信号裕度增强技术，实现高线性度、高能效与高计算精度的存内运算。
2023-07-19 cs.AR cs.NE eess.SP
A 28 nm AI microcontroller with tightly coupled zero-standby power weight memory featuring standard logic compatible 4 Mb 4-bits/cell embedded flash technology
ANAFLASH Inc.（ANAFLASH公司）
提出一款28 nm边缘AI微控制器，通过紧密耦合的4 bits/cell嵌入式闪存零待机权重存储、近内存计算及乒乓缓冲实现低功耗加速，并验证了高温可靠性。
2025-02-13 cs.AI cs.AR
LlamaF: An Efficient Llama2 Architecture Accelerator on Embedded FPGAs
本文提出嵌入式 FPGA 加速器 LlamaF，通过训练后量化、带宽优化、异步计算和全流水线矩阵-向量乘法，使 TinyLlama 1.1B 在 ZCU102 上较纯 PS 实现显著提速并提升能效。
2024-09-12 cs.AR
System-Level Design Space Exploration for High-Level Synthesis under End-to-End Latency Constraints
本文提出EtoE-DSE方法，通过时延估计模型、寻路算法和基于频率的分割剪枝技术，在端到端时延约束下进行系统级HLS设计空间探索，相比现有方法结果质量提升高达89.26%。
2024-09-25 cs.AR
SAGA: Synthesis Augmentation with Genetic Algorithms for In-Memory Sequence Optimization
针对 MAGIC 存内计算的操作排序难题，本文提出 SAGA，将执行序列建模为拓扑排序并用遗传算法优化，显著降低内存占用并提升电路评估效率。
2024-06-14 cs.AR cs.NE
NVMExplorer: A Framework for Cross-Stack Comparisons of Embedded Non-Volatile Memories
对于数据密集型应用，对DRAM的重复的片外存储器访问提高了操作功率，并且SRAM技术缩放和泄漏功率限制了嵌入式存储器的效率。未来的片上存储将需要更高的密度和能效，而新兴的嵌入式非易失性存储器（eNVM）技术正在积极扩展，为满足这一需求提供了许多潜在的候选技术。每个技术建议提出了不同的权衡密度，读，写，和可靠性的特点，我们提出了一个全面的框架，导航和量化这些设计权衡现实的系统约束和应用程序级的影响。这项工作评估了一系列应用程序和系统上下文的基于eNVM的存储，包括边缘上的机器学习、图形分析和通用缓存层次结构，此外还描述了一组免费提供的工具（http：//nvmexplorer.seas.harvard.edu/），供应用程序专家、系统设计人员和设备专家更好地理解、比较和量化下一代嵌入式内存解决方案。
2022-01-12 cs.AR cs.ET
Relational Hoare Logic for High-Level Synthesis of Hardware Accelerators
The University of Tokyo（东京大学）
本文提出基于关系霍尔逻辑的正式翻译框架，用于自动优化硬件加速器的高层综合，通过插入缓冲区和流处理提升性能。
2026-01-23 cs.AR cs.PL
Synthesis of signal processing algorithms with constraints on minimal parallelism and memory space
Saint Petersburg State University（圣彼得堡国立大学）
在最小并行性和内存空间约束下，本研究提出高效信号处理算法和实现方案，提升低功耗计算硬件的能效。
2025-12-27 cs.AR cs.DC cs.NA
CAMEL: Co-Designing AI Models and Embedded DRAMs for Efficient On-Device Learning
New York University（纽约大学）；Harvard University（哈佛大学）
提出CAMEL系统，通过算法与硬件协同设计，利用eDRAM存储和可逆DNN架构，实现高效设备端训练，显著降低内存使用和能耗，并提升训练速度。
2023-12-22 cs.AR cs.LG cs.NE
