Memory Aware High-Level Synthesis for Embedded Systems
本文提出了一种新的嵌入式实时系统高级综合方法，该方法考虑了嵌入式实时系统的存储结构和存储映射。我们将内存映射形式化为调度步骤中使用的一组约束。我们使用内存映射文件将这些内存约束包含在HLS工具GAUT中。我们的调度算法表现出相对较低的复杂性，允许在合理的时间内处理复杂的设计。最后，我们将展示如何探索，在GAUT的帮助下，广泛的解决方案，并达到时间，功耗和面积之间的良好权衡。
2006-05-30 cs.AR
Automated Pre-Silicon Verification of High-Speed DDR5 and LPDDR5/6 Memory Controllers: Closed-Loop Timing, Mode Register, and PHY Synchronization in UVM
Google LLC（谷歌有限责任公司）；Google IT Services India Pvt. Ltd.（谷歌印度信息技术服务私人有限公司）
本文提出一种自动化预硅验证框架，通过解析JEDEC参数、MR-RAL跟踪和动态PHY初始化，实现DDR5/LPDDR5/6内存控制器的闭环配置与随机化测试，消除设置开销并防止协议违规。
2026-10-08 cs.AR
Annotating Slack Directly on Your Verilog: Fine-Grained RTL Timing Evaluation for Early Optimization
本文提出RTL-Timer，首个面向任意设计的细粒度RTL时序估计器，通过多种RTL表示和定制损失函数预测寄存器级最大到达时间，并用于指导综合优化，在未知设计上取得超过0.89的相关性及约3% WNS和10% TNS的改善。
2024-05-06 cs.AR
Climbing the Design Ladder: Sequential Knowledge Distillation for Early-Stage Circuit Timing Prediction
McGill University（麦吉尔大学）
提出STEP-KD方法，利用中间设计阶段作为垫脚石进行序列知识蒸馏，从后期阶段向早期综合后模型转移时序知识，显著降低时序预测误差，提前识别时序问题。
2026-10-07 cs.AR cs.LG
Analytical Model of Memory-Bound Applications Compiled with High Level Synthesis
对专用加速器的需求日益增长，以提高能源效率和性能，这使得FPGA成为一种有前途的选择。然而，用硬件描述语言对FPGA进行编程需要很长的时间和精力来实现最佳结果，这阻碍了许多程序员采用这项技术。高级合成工具提高了对FPGA的可访问性，但由于生成单个比特流所需的大量编译时间（分钟到几天），优化过程仍然是时间昂贵的。放置和路由占用了大部分时间，而RTL管道和内存组织在几秒钟内就知道了。关于即将到来的比特流的组织的这种早期信息足以提供准确且快速的性能模型。本文提出了一个性能分析模型HLS设计集中在内存受限的应用程序。通过对生成的内存结构和DRAM组织的仔细分析，该模型预测了一组代表性应用程序的执行时间，最大误差为9.2%。与以前的作品相比，我们的预测减少平均至少$2\times$的估计误差。
2020-03-29 cs.AR
Pyramid: Machine Learning Framework to Estimate the Optimal Timing and Resource Usage of a High-Level Synthesis Design
George Mason University（乔治梅森大学）；California State University Long Beach（加州州立大学长滩分校）
高级综合（HLS）工具的出现改变了硬件设计的范例，使高级程序设计语言到硬件设计的映射过程成为可能，例如C到VHDL/Verilog。HLS工具提供了大量的技术来优化设计的面积和性能，但HLS工具的资源使用和时序报告大多偏离后实现的结果。此外，为了评估硬件设计性能，确定可实现的最大时钟频率至关重要。由于多种工具选项，使用CAD工具提供的静态时序分析来获得这样的信息是困难的。而且，用二分查找来寻找最大频率是繁琐、耗时的，并且常常得不到最优的结果。为了解决这些挑战，我们提出了一个框架，称为金字塔，它使用机器学习，以准确地估计HLS设计的最佳性能和资源利用率。为此，我们首先从一组不同的基准测试中创建一个C-to-FPGA结果数据库。为了找到可实现的最大时钟频率，我们使用Minerva，这是一个自动硬件优化工具。Minerva使用静态时序分析和启发式算法确定接近最佳的工具设置，并以最佳吞吐量或吞吐量为目标。Pyramid使用数据库来训练集成机器学习模型，以将HLS报告的特征映射到Minerva的结果。为此，Pyramid重新校准了HLS的结果，以弥补精度差距，使开发人员能够以超过95%的精度估计硬件设计的吞吐量或吞吐量与面积之比，并消除了执行实际实施以进行估计的需求。
2019-07-29 cs.AR cs.LG
SynDCIM: A Performance-Aware Digital Computing-in-Memory Compiler with Multi-Spec-Oriented Subcircuit Synthesis
SynDCIM提出一种性能感知的数字存内计算编译器，通过多规格导向的子电路综合和自动化性能到版图生成流程，实现DCIM宏的敏捷设计，并在40nm测试芯片上验证了其与人工设计相竞争的性能。
2025-01-05 cs.AR
Timing Driven C-Slow Retiming on RTL for MultiCores on FPGAs
本文讨论了RTL上的C慢重定时（CSR）。CSR通过在每条路径中添加相同数量的寄存器来增加内核的功能，该技术非常适合使用已有寄存器的FPGA。以前的出版物仅限于在网表级别上添加寄存器，这会产生大量的系统验证问题，并且被认为是在现代多核时代使用该技术的主要缺点。本文展示了如何CSR可以有效地做定时驱动的自动RTL修改。本文提供的方法可作为指导使用CSR在高级综合（HLS）。本文展示了在FPGA上实现的RTL上的CSR-ed复杂RISC核的结果。
2018-07-14 cs.AR
On the Off-chip Memory Latency of Real-Time Systems: Is DDR DRAM Really the Best Option?
在多核实时的【形】系统中，访问共享存储器时的可预测执行时间是一个严格的要求。大量现有工作都集中在双数据率动态随机存取存储器（DDR DRAM）的分析上，或重新设计其存储器以提供可预测的存储器行为。在本文中，我们表明，DDR DRAM的建设遭受与实现这种可预测性的固有限制。这些限制导致1）高度可变的访问延迟，其基于各种因素（诸如来自先前访问的访问模式和存储器状态）而波动，以及2）过度悲观的延迟界限。结果，DDR DRAM可能不适合于要求具有严格时序约束的严格可预测性能的某些实时的【形】系统。针对这些系统，我们提出了一种替代的片外存储器解决方案，是基于新兴的减少延迟DRAM（RLDRAM）协议，并提出了一个可预测的内存控制器（RLDC）管理访问此内存。与最先进的可预测DDR控制器相比，所提出的解决方案提供了高达11倍的时间可变性和6.4倍的最坏情况下的内存延迟减少。
2018-10-16 cs.AR
Variability-Aware Approximate Circuit Synthesis via Genetic Optimization
针对工艺变异导致的时序保护带问题，提出基于遗传优化、与电路无关的自动化近似电路综合框架，并利用校准的Intel 14nm FinFET变异感知单元库实现无保护带高性能可靠设计。
2023-12-23 cs.AR cs.NE
DAE4HLS: Exposing Memory-Level Parallelism for High-Level Synthesis using Explicit Decoupling
Norwegian University of Science and Technology (NTNU)（挪威科技大学）
提出DAE4HLS范式，通过显式解耦请求与响应，在HLS中暴露内存级并行性，应用于AMD Vitis HLS和动态HLS框架，实现10-79倍加速。
2026-05-22 cs.AR
R-HLS: An IR for Dynamic High-Level Synthesis and Memory Disambiguation based on Regions and State Edges
针对动态HLS现有基于控制流的IR难以挖掘块间并行性的问题，提出面向动态HLS的RVSDG方言R-HLS及分布式内存消歧优化，在平均提速10%的同时大幅降低硬件资源占用。
2024-08-16 cs.AR
System-Level Design Space Exploration for High-Level Synthesis under End-to-End Latency Constraints
本文提出EtoE-DSE方法，通过时延估计模型、寻路算法和基于频率的分割剪枝技术，在端到端时延约束下进行系统级HLS设计空间探索，相比现有方法结果质量提升高达89.26%。
2024-09-25 cs.AR
Intégration de la synthèse mémoire dans l'outil de synthèse d'architecture GAUT Low Power
支持信号和图像应用的系统处理大量数据。这涉及到内存的密集使用，成为系统的瓶颈。内存限制了性能，并且在总消耗中占很大比例。在开发高级综合工具GAUT Low Power时，我们对存储单元的综合很感兴趣。在这项工作中，我们集成了数据存储和数据传输，以约束数据路径的执行单元的高层次综合。
2006-05-30 cs.AR
Hardware/Software Obfuscation against Timing Side-channel Attack on a GPU
GPU越来越多地用于安全应用，特别是用于加速加密/解密。虽然GPU在性能方面是一个有吸引力的平台，但这些设备的安全性引起了许多担忧。其中一个漏洞是依赖于数据的时间信息，对手可以利用它来恢复加密密钥。存储器系统的功能经常被利用，因为它们创建可检测的定时变化。在本文中，我们的攻击模型是一个合并攻击，它利用了一个关键的GPU微架构功能-合并单元。由于多个并发GPU内存请求可以引用相同的缓存块，因此合并单元将它们折叠成单个内存事务。加密内核的访问时间取决于事务的数量。可以利用猜测的密钥值和相关联的定时样本之间的相关性来恢复秘密密钥。本文提出了一系列硬件/软件对策来混淆内存定时侧通道，使GPU更具弹性而不影响性能。我们的基于硬件的方法试图随机化的合并单元的宽度，以降低信噪比。我们提出了一个分层的未命中状态保持寄存器（MSHR）的设计，可以合并跨不同的线程束的事务。此功能可提高性能，同时保护执行。我们还提出了一种基于软件的方法来排列关键数据结构的组织，显着改变合并行为并引入高度的随机性。配备了我们的新保护，发动成功攻击的努力增加到1433倍。178 X，同时还将加密/解密性能提高了7%。
2020-07-31 cs.AR cs.CR
High Level Synthesis with a Dataflow Architectural Template
在这项工作中，我们提出了一种新的方法，高层次的综合（HLS），高层次的功能首先映射到一个架构模板，硬件合成之前进行。由于FPGA平台特别适合实现流处理流水线，因此我们对传统的高级程序进行转换，将其转换为多级并行引擎[1]。该目标模板自然地将慢速存储器数据访问与计算重叠，因此对存储器子系统延迟具有更好的容忍度。使用最先进的HLS工具进行实际电路生成，我们观察到，当使用Cocklow架构模板作为中间编译目标时，整体性能提高了9倍。
2016-06-21 cs.AR
A Timing Yield Model for SRAM Cells in Sub/Near-threshold Voltages Based on A Compact Drain Current Model
亚/近阈值静态随机存取存储器（SRAM）设计是解决能量受限应用中存储器瓶颈的关键。然而，高集成度和工艺变化下的可靠性要求非常小的故障概率的准确估计。为了在存储器电路中捕获这样的罕见事件，常规蒙特卡罗（MC）模拟的时间和存储开销是不能容忍的。另一方面，经典的分析方法预测故障概率的物理表达式变得不准确的子/近阈值区域由于假设的分布或过度简化的漏极电流模型的纳米器件。本文首先提出了一个简单有效的漏电流模型来描述低电压下的漏致势垒降低效应。在此基础上，推导了SRAM中兴趣度的概率密度函数。然后提出了两个分析模型来评估SRAM的动态稳定性，包括访问和写时间故障。所提出的模型可以很容易地扩展到不同类型的SRAM与不同的读/写辅助电路。针对不同工作电压和温度下的MC模拟，对模型进行了验证。在0.5VVDD下，对于存取时间和写入失效模型，平均相对误差分别为8.8%和10.4%。所需的数据样本的大小是43.6倍，比国家的最先进的方法。
2022-02-24 cs.AR
Sequential Circuits Synthesis for Rapid Single Flux Quantum Logic Based on Finite State Machine Decomposition
快速单通量量子（RSFQ）逻辑由于提供超快速和节能的电路而在一些专业领域中取代互补金属氧化物半导体（CMOS）逻辑是有前途的技术。为了实现大规模集成设计，需要专门用于RSFQ逻辑的电子设计自动化（EDA）工具，这是由于与CMOS逻辑相比，RSFQ逻辑在逻辑类型、时序约束和电路结构方面的差异。逻辑综合是将行为电路描述转换为电路网表的关键，通常结合组合电路和时序电路综合。对于RSFQ逻辑，时序电路综合是具有挑战性的，特别是对于具有反馈回路的非线性时序块。因此，本文提出了一种基于有限状态机（FSM）分解的时序电路综合算法，该算法在保证设计功能的同时，降低了成本，提高了RSFQ电路的性能。此外，我们提出的反馈逻辑和2位计数器的综合过程，以证明所提出的算法是如何运作的，和ISCAS89基准电路显示我们的方法的能力，以综合大规模时序电路。
2022-08-22 cs.AR
Dynamic Loop Fusion in High-Level Synthesis
针对HLS中不规则代码的兄弟循环顺序执行瓶颈，提出动态循环融合的软硬件协同设计，利用地址单调性实现并行，平均加速较静态HLS达14倍，较动态HLS达4倍。
2025-01-24 cs.AR
An ASIC Design Flow for High-Level Synthesis of Asynchronous Circuits
Indian Institute of Technology Bombay（印度理工学院孟买分校）
本文提出基于AHIR框架的异步电路高级综合ASIC设计流程，生成延迟不敏感控制器与捆绑数据路径，形式化时序约束并开发静态分析器，通过AES加密算法端到端实现验证正确性与性能。
2026-10-06 cs.AR
Random and Safe Cache Architecture to Defeat Cache Timing Attacks
本文提出随机且安全的缓存架构（RaS），通过填充安全缓存行并解除推测执行后的填充限制，以低开销抵御所有缓存时序攻击。
2024-04-22 cs.AR cs.CR
SAGA: Synthesis Augmentation with Genetic Algorithms for In-Memory Sequence Optimization
针对 MAGIC 存内计算的操作排序难题，本文提出 SAGA，将执行序列建模为拓扑排序并用遗传算法优化，显著降低内存占用并提升电路评估效率。
2024-06-14 cs.AR cs.NE
IR-Aware ECO Timing Optimization Using Reinforcement Learning
University of Minnesota（明尼苏达大学）；Arizona State University（亚利桑那州立大学）
针对后期IR压降导致的时序偏移问题，提出将拉格朗日松弛融入RL框架、用R-GCN智能体调整门尺寸的IR感知ECO时序优化方法，在45nm工艺下实现更优的延迟-功耗权衡、更快速度和更少布局扰动，且模型可迁移。
2024-10-07 cs.AR cs.LG
ThUnderVolt: Enabling Aggressive Voltage Underscaling and Timing Error Resilience for Energy Efficient Deep Neural Network Accelerators
New York University（纽约大学）
越来越多地部署硬件加速器来提高深度神经网络（DNN）推理的性能和能效。在本文中，我们提出了Thundervolt，一个新的框架，使积极的电压降阶的高性能DNN加速器，而不影响分类精度，即使在存在高定时出错率。使用基于Google TPU建模的DNN加速器的合成后时序模拟，我们表明Thundervolt可以在最先进的语音和图像识别基准上节省34%-57%的能源，分类准确性损失不到1%，并且没有性能损失。此外，我们还证明了Thundervolt与常用的运行时DNN修剪技术（如Zero-Skip）具有协同作用，并可以进一步提高其能效。
2018-03-13 cs.AR cs.LG cs.NE
Revisiting Main Memory-Based Covert and Side Channel Attacks in the Context of Processing-in-Memory
本研究提出利用存内计算架构特性的IMPACT时序攻击方法，构建的隐蔽信道吞吐量远超现有水平，还可低错误率泄露受害应用隐私信息，代码已开源。
2025-06-12 cs.AR cs.CR
MCP4EDA: LLM-Powered Model Context Protocol RTL-to-GDSII Automation with Backend Aware Synthesis Optimization
提出 MCP4EDA，通过 Model Context Protocol 让 LLM 以自然语言编排开源 RTL-to-GDSII 流程，并基于真实布局后数据闭环优化综合，显著改善时序与面积。
2025-07-25 cs.AR cs.MA
LightningSim: Fast and Accurate Trace-Based Simulation for High-Level Synthesis
本文提出 LightningSim，通过追踪 LLVM IR 并映射 HLS 静态调度信息，快速精确仿真 FIFO 交互、流水线停顿与死锁；在 33 个基准上达到 99.9% 时序精度且最高提速 95 倍。
2023-04-21 cs.AR cs.PF
Relational Hoare Logic for High-Level Synthesis of Hardware Accelerators
The University of Tokyo（东京大学）
本文提出基于关系霍尔逻辑的正式翻译框架，用于自动优化硬件加速器的高层综合，通过插入缓冲区和流处理提升性能。
2026-01-23 cs.AR cs.PL
Synthesis of signal processing algorithms with constraints on minimal parallelism and memory space
Saint Petersburg State University（圣彼得堡国立大学）
在最小并行性和内存空间约束下，本研究提出高效信号处理算法和实现方案，提升低功耗计算硬件的能效。
2025-12-27 cs.AR cs.DC cs.NA
SynAct: A Reasoning-Acting Large Language Model Agent for Adaptive Synthesis Optimization
The Chinese University of Hong Kong（香港中文大学）
SynAct是一种自适应闭环LLM推理-行动智能体，通过结合电路状态、工具知识与历史经验发布针对性命令，在14个商用设计实验中将平均WNS降至引导式综合的27%，实现高效自适应逻辑综合优化。
2026-08-17 cs.AI cs.AR
