FPGA Hardware Acceleration of Monte Carlo Simulations for the Ising Model
在现场可编程门阵列（FPGA）板上实现了具有最近邻铁磁相互作用的二维Ising模型，并利用一种有效的单个自旋的硬件表示和一种全局-局部LFSR随机数发生器进行了大量的Monte Carlo模拟.关于磁系统的描述性属性，如能量，磁化强度和磁化率的一致的结果，同时实现了约6倍的加速因子相比，以前的基于FPGA的出版作品和几乎$10^4$倍，相比标准的CPU模拟。详细描述了所用的逻辑设计，并对所用的随机数发生器的质量进行了仔细的分析。所得结果证实了FPGA用于分析磁系统统计力学的潜力。
2016-02-09 cs.AR physics.comp-ph
Towards High-Performance Network Coding: FPGA Acceleration With Bounded-value Generators
针对 BATS 码有限域运算的高计算与功耗瓶颈，提出硬件友好的 CS-BATS、有界值生成器及 FPGA 加速器，将乘法器尺寸缩小至多 70%，并实现 27 Gbps 与 300 倍以上软件加速。
2025-01-09 cs.AR cs.IT math.IT
LightRW: FPGA Accelerated Graph Dynamic Random Walks
针对图动态随机游走的随机访存与同步瓶颈，提出FPGA加速器LightRW，通过并行蓄水池采样、度数感知缓存和动态突发访问实现细粒度流水线，最高较CPU方案加速9.55倍。
2023-04-21 cs.AR
RidgeWalker: Perfectly Pipelined Graph Random Walks on FPGAs
National University of Singapore（新加坡国立大学）；The Hong Kong University of Science and Technology (Guangzhou)（香港科技大学（广州））；University of Toronto（多伦多大学）；ByteDance（字节跳动）
RidgeWalker通过异步流水线架构和基于排队论的调度器，在数据中心FPGA上实现图随机游走的高效加速，取得71倍的峰值加速比。
2026-01-16 cs.AR
Performance Modeling Sparse MTTKRP Using Optical Static Random Access Memory on FPGA
静态随机存储器（E-SRAM）是现场可编程门阵列（FPGA）内部静态存储器的现行标准。尽管E-SRAM技术在过去十年中取得了巨大的进步，但E-SRAM技术尚未实现超快速、节能的静态随机存储器的目标。然而，对光学静态随机存取存储器（O-SRAM）的初步研究已经在创建节能超快静态存储器方面显示出有希望的结果。本文研究了O-SRAM在执行稀疏矩阵化张量时间Khatri-Rao乘积（spMTTKRP）时在存取速度和能量性能方面优于E-SRAM的优点。spMTTKRP是张量分解算法的重要组成部分，在数据科学应用中得到了广泛的应用。评估结果显示，与传统的E-SRAM技术相比，O-SRAM可以实现1.1倍-2.9倍的速度，同时节省2.8倍-8.1倍的能量。
2022-08-22 cs.AR cs.DC
Implementation and Analysis of Thermometer Encoding in DWN FPGA Accelerators
Fulda University of Applied Sciences（富尔达应用科学大学）
本文提出了一种包含显式温度编码的DWN硬件生成器，通过实验表明温度编码显著增加LUT使用量，凸显了在DWN加速器中进行编码意识设计的重要性。
2025-12-17 cs.AR
Bombyx: OpenCilk Compilation for FPGA Hardware Acceleration
École Polytechnique Fédérale de Lausanne（洛桑联邦理工学院）
Bombyx是一种面向FPGA硬件加速的OpenCilk编译器，通过将OpenCilk程序转换为Cilk-1中间表示，实现高效的任务级并行应用映射，并引入解耦优化提升性能。
2025-11-26 cs.AR
Toki: Profiling HBM Performance on FPGA Systems with RISC-V Soft Cores and PCIe Host DMA Traffic
Politecnico di Milano（米兰理工大学）
Toki是首个开源软硬件框架，通过联合RISC-V软核工作负载与PCIe主机DMA流量，在AMD Alveo U55C上剖析HBM性能，揭示计算核心组织、访问模式及争用对性能的影响。
2026-09-23 cs.AR
Real-Time Stream Compaction for Sparse Machine Learning on FPGAs
Karlsruhe Institute of Technology（卡尔斯鲁厄理工学院）
本研究提出了一种FPGA上的实时数据压缩方法，通过优化稀疏性处理，实现高效的GNN硬件加速，适用于高吞吐量和低延迟的科学实验场景。
2026-02-26 cs.AR hep-ex
From Patterns to Parsers: Automatic Generation of Efficient Hardware Parsers for FPGAs
Meta Platforms, Inc.（Meta平台公司）；Department of Electrical and Computer Engineering, University of Waterloo（滑铁卢大学电气与计算机工程系）
该研究提出开源工具，从高级规范自动生成高效硬件解析器。利用PIR解耦前端与后端，扩展模式匹配。通过以太网和网络入侵检测流程演示，生成的解析器在频率和资源利用上表现出色，为多样应用实现高性能、资源高效的硬件解析器。
2026-07-20 cs.AR
Versatile and concurrent FPGA-based architecture for practical quantum communication systems
本文提出了一种硬件和软件结构，可用于实现实用的量子密钥分发（QKD）和量子随机数生成（QRNG）方案的系统。该架构充分利用了片上系统（SoC）的能力，该SoC同时集成了现场可编程门阵列（FPGA）和双核CPU单元。通过将时间相关的任务分配给FPGA，并将管理分配给CPU，我们在包括SoC的商业现货（COTS）评估板上构建了一个具有优化资源共享的灵活系统。此外，通过改变可编程逻辑方向，可以将通用系统架构开发为QKD发射机，QKD接收机和QRNG控制捕获单元。最后，我们利用双核功能并实现了一个并发流设备来实现实际的QKD发射机，其中一个核心以持续的速率从外部QRNG源连续接收新鲜数据，而另一个核心与FPGA一起操作以驱动量子比特传输到QKD接收机。该系统经过长期运行测试，证明了其稳定性和安全性。该演示为更安全的QKD实现铺平了道路，具有完全无条件的安全性，因为QKD状态完全由真正的随机过程而不是确定性扩展算法生成。最终，这使得能够实现独立的量子发射机，包括随机数和量子比特的生成。
2021-07-05 cs.AR cs.ET quant-ph
SPRING: Systematic Profiling of Randomly Interconnected Neural Networks Generated by HLS
提出一种适用于FPGA动态架构和流式加速器的系统化性能分析方法，分析流与数据并行流动并导向PS端，在RINNs上验证有效。
2025-03-31 cs.AR
VIBNN: Hardware Acceleration of Bayesian Neural Networks
Syracuse University（雪城大学）；University of Southern California（南加利福尼亚大学）
贝叶斯神经网络（BNN）已经被提出来解决训练和推理中的模型不确定性问题。通过引入与条件概率分布相关联的权重，BNN能够解决传统神经网络中常见的过拟合问题，并允许通过变分推理过程进行小数据训练。在这个过程中频繁使用高斯随机变量需要适当优化的高斯随机数发生器（GRNG）。传统GRNG的高硬件成本使得BNN的硬件实现具有挑战性。在本文中，我们提出了VIBNN，基于FPGA的硬件加速器设计变分推理BNN。我们探索了BNN中大量高斯变量采样任务的设计空间。具体来说，我们介绍了两个高性能的高斯（伪）随机数发生器：基于RAM的线性反馈高斯随机数发生器（RLF-GRNG），这是由二项式分布和线性反馈逻辑的性质的启发;和贝叶斯神经网络面向华莱士高斯随机数发生器。为了实现高的可扩展性和高效的内存访问，我们提出了一个深度流水线加速器架构，具有快速执行和良好的硬件利用率。实验结果表明，所提出的VIBNN在FPGA上的实现可以实现321，543.4 Images/s的吞吐量和高达52，694.8 Images/J的能量效率，同时保持与其软件对应物相似的精度。
2018-02-02 cs.AR cs.LG stat.ML
Design and implementation of real time AES-128 on real time operating system for multiple FPGA communication
安全性是数据通信系统中最重要的组成部分，密钥的随机性增加了密码算法的复杂性和安全性。因此，在最近的日期，这些算法正在补偿与巨大的存储空间和大量的硬件平台上的执行时间。现场可编程门阵列（FPGA）由于其可重构性、低价格和快速上市等优点，成为硬件平台的主要选择之一。在基于FPGA的嵌入式系统中，我们可以使用嵌入式处理器来执行特定的算法，并包含一个实时的操作系统（RTOS），其中线程可以减少资源利用率和时间消耗。该方法将运行时的进程划分为不同的小任务，由调度器执行，以满足实时操作系统的实时的截止时间。在Xilkernel实时操作系统Xilinx Spartan- 3E（XC 3S 500 E-FG 320）上，设计并实现了一个128位的高级加密标准（AES）对称密钥加密和解密算法，并通过了测试，优化了系统的执行速度和硬件利用率。
2012-05-10 cs.AR
A simple 1-byte 1-clock RC4 design and its efficient implementation in FPGA coprocessor for secured ethernet communication
迄今为止，在密码学领域，1时钟中的1字节是最知名的RC 4硬件设计[1]，而3时钟中的1字节是最知名的实现[2，3]。[1]中的设计算法将两个连续的字节放在一起，并在2个时钟中处理它们。3时钟中的1字节的设计太模块化和时钟饥饿。在本文中，考虑到RC 4算法，因为它是，一个简单的RC 4硬件设计提供更高的吞吐量，提出了1个字节在1个时钟处理。在该设计中，两个顺序的任务被执行为两个独立的事件在上升和下降沿的同一时钟和交换直接执行使用的MUX-DEMUX组合。对RC 4的行为设计和结构设计所消耗的功耗进行了估算，并提出了一种功耗优化技术。NIST统计测试套件在RC 4密钥流上运行，以了解其随机性。加密和解密设计分别嵌入在两块FPGA板上，在一个定制的协处理器中使用RC 4，然后通过以太网通信。
2012-07-27 cs.AR
Accelerating Markov Random Field Inference with Uncertainty Quantification
Duke University（杜克大学）
统计机器学习在各个领域有着广泛的应用。这些方法包括概率算法，例如马尔可夫链蒙特卡罗（MCMC），其依赖于从概率分布生成随机数。这些算法在传统处理器上的计算成本很高，但它们的统计特性，即与深度学习相比的可解释性和不确定性量化（UQ），使它们成为一种有吸引力的替代方法。因此，可以采用硬件专用化来解决传统处理器在运行这些应用程序时的缺点。在本文中，我们提出了一个高吞吐量的加速器马尔可夫随机场（MRF）推理，一个功能强大的模型，代表了广泛的应用，使用MCMC与吉布斯采样。我们提出了一个平铺架构，它利用近内存计算，和内存优化的MRF的语义。此外，我们提出了一种新的混合片上/片外存储器系统和日志计划，以有效地支持UQ。该存储器系统设计不特定于MRF模型，并且适用于使用概率算法的应用。此外，它还显著降低了片外内存带宽要求。我们实现了一个FPGA原型，我们提出的架构，使用高层次的综合工具，并实现了146 MHz的频率与32个功能单元的加速器上的英特尔Arria 10 FPGA。与之前在FPGA上的工作相比，我们的加速器实现了26倍的加速比。此外，我们提出的存储器系统和日志计划，以支持UQ减少了71%的芯片外带宽为两个应用程序。在15纳米的ASIC分析表明，我们的设计与2048功能单元运行在3GHz的运动估计和立体视觉的Nvidia RTX 2080 Ti上的GPU实现的120倍-210倍，仅占7.…
2021-08-02 cs.AR cs.LG
