Non-volatile Hierarchical Temporal Memory: Hardware for Spatial Pooling
分层时间记忆（HTM）是一种吸收新皮层结构和算法特性的仿生机器学习算法。HTM的两个主要功能组件，使时空处理的空间potential和时间的记忆。在这项研究中，我们探索了一个可扩展的硬件实现的空间位置密切耦合的空间位置的数学公式。这类神经形态算法通过在复杂数据中提取非直观模式，在解决未来工程问题的子集方面具有优势。所提出的架构，非易失性HTM（NVHTM），利用大规模固态闪存，以实现最佳的存储器组织，面积和功率信封。NVHTM的行为模型对MNIST数据集进行评估，得到91.98%的分类准确率。在台积电180 nm工艺下开发了全定制版图以验证设计。空间功率谱的面积和功率分布分别为30.538mm ~ 2和64.394mW。此设计是一个概念验证，存储处理是一个可行的平台，大规模HTM网络模型。
2016-11-09 cs.AR
Aging-Aware Request Scheduling for Non-Volatile Main Memory
现代计算系统正在采用非易失性存储器（NVM）来实现高容量和低成本的主存储器。NVM的升高的操作电压加速了每个存储体的外围电路中的CMOS晶体管的老化。激进的设备扩展会增加功率密度和温度，这进一步加速老化，对基于NVM的主存储器的可靠运行提出挑战。我们提出了HEBE，一种架构技术，以减轻基于NVM的主存储器的电路老化相关的问题。Hebe建立在三个贡献之上。首先，我们提出了一个新的分析模型，可以动态跟踪老化的外围电路的每个存储体的基础上银行的利用率。其次，我们开发了一个智能内存请求调度器，它在运行时间利用该老化模型，仅当其老化超过临界阈值时才减轻存储体外围电路的压力。第三，我们引入隔离晶体管来解耦在不同电压下操作的外围电路的部分，允许解耦的逻辑块独立地经历长延迟的去应力操作并且脱离存储器读取和写入访问的关键路线，从而提高性能。我们使用SPEC CPU 2017 Benchmark套件中的工作负载评估HEBE。我们的研究结果表明，HEBE显着提高了基于NVM的主存的性能和寿命。
2020-11-30 cs.AR cs.ET
A Secure and Persistent Memory System for Non-volatile Memory
在非易失性存储器中，保证持久数据的安全性和正确性是最基本的。然而，在现有的工作中，安全性和持久性问题通常是独立研究的。为了同时实现数据安全性和持久性，简单地将现有的持久性方案与内存加密相结合是低效的，这是由于崩溃不一致性和显著的性能下降。为了解决安全性和持久性之间的矛盾，提出了一种安全持久存储系统SecPM，它由计数器缓存写通（CWT）方案和局部感知计数器写减少（CWR）方案组成.具体来说，SecPM利用CWT方案通过确保数据及其计数器在数据刷新完成之前是持久的来保证崩溃一致性，并且利用CWR方案通过利用计数器存储、日志和数据写入的空间局部性来提高系统性能。我们在gem 5中使用NVMain实现了SecPM，并使用五种广泛使用的工作负载对其进行了评估。大量的实验结果表明，SecPM通过使用CWR方案减少了多达一半的写请求，并将事务执行速度提高了1.3-2.0倍，并且在大事务中实现了接近未加密持久存储系统的性能。
2019-01-03 cs.AR cs.CR cs.DC
Modeling and Analysis of Analog Non-Volatile Devices for Compute-In-Memory Applications
本文提出一种基于物理器件模型的存算一体神经网络仿真工具，支持硬件与电路约束，可估算面积、功耗及精度，助力存算硬件适配的神经网络优化。
2023-05-01 cs.AR
DeepNVM++: Cross-Layer Modeling and Optimization Framework of Non-Volatile Memories for Deep Learning
Carnegie Mellon University（卡内基梅隆大学）；The University of Texas at Austin（德克萨斯大学奥斯汀分校）
非易失性存储器（NVM）技术（诸如自旋转移矩磁性随机存取存储器（STT-MRAM）和自旋轨道矩磁性随机存取存储器（SOT-MRAM））由于其非易失性、更高的单元密度和可缩放性特征而与常规SRAM相比具有显著的优点。虽然以前的工作已经研究了NVM对通用应用程序的几种架构影响，但在这项工作中，我们提出了DeepNVM++，这是一个框架，通过结合技术特定的电路级模型和各种DL工作负载的实际内存行为，来表征，建模和分析GPU架构中基于NVM的缓存，用于深度学习（DL）应用程序。我们提出了等容量和等面积的性能和能量分析系统的最后一级缓存依赖于传统的SRAM和新兴的STT-MRAM和SOT-MRAM技术。在等容量情况下，与传统SRAM相比，STT-MRAM和SOT-MRAM分别提供高达3.8倍和4.7倍的能量延迟乘积（EDP）减少以及2.4倍和2.8倍的面积减少。在等面积假设下，与SRAM相比，STT-MRAM和SOT-MRAM分别提供高达2倍和2.3倍的EDP减少，并容纳2.3倍和3.3倍的缓存容量。我们还进行了可扩展性分析，并表明，STT-MRAM和SOT-MRAM实现的数量级EDP减少相比，SRAM的大缓存容量。我们全面的跨层框架在STT-/SOT-MRAM技术上得到了演示，可用于DL应用中GPU末级缓存的任何NVM技术的表征、建模和分析。
2020-12-08 cs.AR cs.LG
NORM: An FPGA-based Non-volatile Memory Emulation Framework for Intermittent Computing
间歇式计算系统仅依靠在其微小能量储存器（通常是电容器）中积累的收集能量来运行。间歇性设备在其电容器中没有能量时由于电源故障而死亡，并且在所收集的能量足以为其硬件组件供电时再次启动。由于计算状态的频繁丢失，电源故障阻止了计算的向前进展。为了解决这个问题，间歇计算系统包括具有高写入耐久性的内置快速非易失性存储器，以存储尽管频繁的电源故障也持续存在的信息。然而，设计工具的缺乏使得这些系统的快速原型化变得困难。尽管FPGA是持续供电架构的快速原型和行为验证的常见平台，但它们并不针对间歇性计算系统的原型。本文介绍了一个新的基于FPGA的框架，命名为NORM（非易失性存储器仿真器），模拟和验证任何间歇性计算系统，利用快速非易失性存储器的行为。我们的评估表明，NORM可以用来模拟和验证基于FeRAM的瞬态供电的硬件架构成功。
2022-02-16 cs.AR cs.ET cs.SY
SoftWear: Software-Only In-Memory Wear-Leveling for Non-Volatile Main Memory
在过去几年中，字节可寻址非易失性存储器（NVM）的几种新兴技术已经被认为取代DRAM作为计算机系统中的主存储器。与DRAM相比，NVM技术如相变存储器（PCM）或铁电RAM（FeRAM）的写耐久性较低的缺点已经在文献中得到解决。作为一种解决方案，已经提出了存储器内损耗均衡技术，其旨在平衡所有存储单元上的损耗水平以实现增加的存储器寿命。通常，为了应用文献中提出的这种先进的老化感知损耗均衡技术，将额外的特殊硬件引入存储器系统中以提供关于单元年龄的必要信息，从而实现老化感知损耗均衡决策。本文提出了基于普通CPU特性的纯软件老化感知耗损均衡，并且不依赖于来自存储器子系统的任何额外硬件支持。具体来说，我们利用存储管理单元（MMU），性能计数器，和中断近似的内存写入计数作为老化指标。虽然纯软件方法可能会导致稍微差一点的损耗均衡，但它适用于常见的硬件。我们通过统计采样近似当前单元年龄并通过MMU执行物理内存重映射来实现页面级粗粒度磨损均衡。这种方法会导致内存页内的内存使用模式不一致。因此，我们进一步提出了一个细粒度的磨损平衡在C / C++编译软件的堆栈区域。通过应用这两种损耗均衡技术，我们实现了理想存储器寿命的最高$78.43\%$，与没有任何损耗均衡的寿命相比，这是超过$900$的一个因子的寿命改进。
2020-04-08 cs.AR cs.OS
Evaluating Row Buffer Locality in Future Non-Volatile Main Memories
基于DRAM的主存储器具有破坏读取数据的读取操作，因此，必须在每次阵列访问时缓冲大量数据以保持低芯片成本。不幸的是，系统级趋势（例如多核架构中的存储器争用增加和提高存储器并行性的数据映射方案）可能导致仅访问少量缓冲数据。这使得在每次存储器阵列访问时缓冲大量数据是能量低效的。然而，新兴的非易失性存储器（NVM）（诸如PCM、STT-RAM和RRAM）不具有破坏性读取操作，从而为采用小的行缓冲器而不招致额外的面积损失和/或设计复杂性提供了机会。在这项工作中，我们讨论了架构的变化，使小行缓冲区在NVM中以低成本。我们提供了一个存储器访问协议，能源模型和时序模型，使进一步的系统级评估。我们评估系统级的权衡采用不同的行缓冲区大小的NVM主存储器的能源，性能和耐久性，不同的数据映射方案。我们发现，在一个多核CMP系统，减少行缓冲区的大小可以大大降低主存储器的动态能量相比，DRAM基线与大行大小，而不会大大影响耐久性，并为某些内存，导致性能提高。
2018-12-16 cs.AR
EHAP-ORAM: Efficient Hardware-Assisted Persistent ORAM System for Non-volatile Memory
不经意RAM（ORAM）是一种可证明安全的原语，用于防止存储器总线上的访问模式泄漏。它作为可信片上组件和不可信外部存储器系统之间的中间层，将原始存储器访问模式调制成不可区分的存储器序列。通过随机重新映射数据块和访问冗余块，ORAM通过混淆防止访问模式泄漏。虽然有许多先前的工作集中在提高传统的基于DRAM的存储器系统上的ORAM的性能，但当存储器技术转向使用非易失性存储器（NVM）时，关于如何有效地支持ORAM的崩溃一致性的新挑战出现。在这项工作中，我们提出了EHAP-ORAM，研究如何持久化ORAM建设与基于NVM的内存系统。我们首先分析了持久化ORAM系统的设计需求，并讨论了为数据和ORAM元数据保持崩溃一致性和原子性的必要性。接下来，我们将讨论持久ORAM系统设计中的一些挑战，并针对这些挑战提出一些解决方案。然后，我们提出了改进的片上ORAM控制器架构。在改进片上ORAM控制器硬件架构的基础上，提出了不同的持久化协议，以保证ORAM系统的崩溃一致性，并满足PosMap元数据在可信/不可信片外NVM中持久化时的安全性。所提出的架构和持久化协议的步骤，最大限度地减少了开销和泄漏过程中的写回。最后，我们比较了我们的持久ORAM与系统没有崩溃一致性支持，表明在非递归和递归的情况下，EHAP-ORAM只会带来3.36%和3.65%的性能开销。结果表明，EHAP-ORAM可以支持有效的崩溃…
2022-12-31 cs.AR
Special Session: Sustainable Deployment of Deep Neural Networks on Non-Volatile Compute-in-Memory Accelerators
针对非易失性存内计算加速器因器件变异导致DNN推理性能下降的问题，本文提出基于负反馈理论的负优化训练机制及定向变分前向训练方法，实现鲁棒部署并减少对高成本写验证操作的依赖。
2025-08-17 cs.AR
Read Mapping Near Non-Volatile Memory
DNA测序是鉴定DNA链中四种碱基（腺嘌呤、鸟嘌呤、胞嘧啶、胸腺嘧啶）位置的物理/生物化学过程。随着半导体技术彻底改变了计算，现代DNA测序技术（称为下一代测序，NGS）彻底改变了基因组研究。因此，现代NGS平台可以并行测序数亿个短DNA片段。代表NGS平台输出的测序的DNA片段被称为读段。除了基因组变异之外，NGS缺陷在读取中诱导噪声。将每个读段映射到相同物种的参考基因组（的最相似部分），即，读段作图是一系列新兴生物信息学应用中常见的关键第一步。映射表示搜索繁重的内存密集型相似性匹配问题，因此，可以大大受益于近记忆处理。直觉建议使用由三进制内容可寻址存储器（TCAM）通过构造实现的快速关联搜索。然而，过度的能量消耗和缺乏对相似性匹配的支持（在NGS和基因组变异引起的噪声下）使得TCAM的直接应用不可行，而不管易失性如何，其中只有非易失性TCAM可以以面积有效的方式适应大的存储器占用。本文介绍了GeNVoM，一个可扩展的，节能和高吞吐量的解决方案。GeNVoM不是优化为通用计算机或GPU开发的算法，而是从头开始重新考虑算法和基于非易失性TCAM的加速器设计。因此，与GPU（加速器）基线相比，GeNVoM可以将吞吐量提高高达113.5倍（3.6）;能耗提高高达210.9倍（1.36），这是已知吞吐量最高的实现之一。
2020-05-05 cs.AR cs.DC
Low Overhead Online Data Flow Tracking for Intermittently Powered Non-volatile FPGAs
能量收集是为未来物联网设备供电的一种有吸引力的方式，因为它可以消除对电池或电源线的需求。然而，收集的能量本质上是不稳定的。FPGA在各种嵌入式系统中得到了广泛的应用，但由于FPGA中的存储器件都是基于易失性SRAM的，因此很难承受不稳定的功耗。新兴的基于非易失性存储器的FPGA提供了在断电期间将配置数据保持在芯片上的有希望的潜力。很少有工作考虑在非易失性FPGA上实现高效的运行时中间数据检查点。为了在FPGA上实现间歇功耗下的累加计算，提出了一种低成本的数据流跟踪FPGA（DFT-FPGA）设计框架，利用二进制计数器跟踪中间数据流。DFT-FPGA不保留所有片上中间数据，而是只针对离线分析标记并由在线跟踪系统识别的必要数据。评估结果表明，与现有技术相比，DFT-FPGA能够以较少的离线工作量实现累积计算，并显著降低在线回滚时间和资源利用率。
2020-02-06 cs.AR
Efficient Similarity-aware Compression to Reduce Bit-writes in Non-Volatile Main Memory for Image-based Applications
图像位图在内存应用中得到了广泛的应用，它消耗了大量的存储空间和能量。与传统DRAM相比，非易失性存储器（NVM）由于在容量和功率节省方面的显著特征而适合于位图存储。然而，与读取相比，NVM在写入中遭受更高的延迟和能量消耗。虽然在对NVM的写访问中实时压缩数据减少了NVM中的位写入，但是由于数据的不规则数据模式和变化，现有的精确或近似压缩方案对于位图的数据显示出有限的性能改进。我们观察到，包含位图的数据显示像素级的相似性，由于在相邻像素的类似内容。通过利用像素级的相似性，我们提出了SimCom，一个有效的相似性感知的压缩方案在硬件层，压缩数据的每个写访问的飞行。SimCom背后的想法是将连续的相似单词压缩成具有游程的基本单词对。借助图像的领域知识，SimCom自适应地选择合适的压缩模式，以实现图像质量和存储性能之间的有效平衡。我们使用NVMain在GEM 5上实现了SimCom，并使用真实工作负载评估了性能。我们的研究结果表明，SimCom减少33.0%，34.8%的写延迟，并节省28.3%，29.0%的能源比国家的最先进的FPC和BDI与轻微的质量损失为3%。
2019-05-07 cs.AR cs.PF
NVMExplorer: A Framework for Cross-Stack Comparisons of Embedded Non-Volatile Memories
对于数据密集型应用，对DRAM的重复的片外存储器访问提高了操作功率，并且SRAM技术缩放和泄漏功率限制了嵌入式存储器的效率。未来的片上存储将需要更高的密度和能效，而新兴的嵌入式非易失性存储器（eNVM）技术正在积极扩展，为满足这一需求提供了许多潜在的候选技术。每个技术建议提出了不同的权衡密度，读，写，和可靠性的特点，我们提出了一个全面的框架，导航和量化这些设计权衡现实的系统约束和应用程序级的影响。这项工作评估了一系列应用程序和系统上下文的基于eNVM的存储，包括边缘上的机器学习、图形分析和通用缓存层次结构，此外还描述了一组免费提供的工具（http：//nvmexplorer.seas.harvard.edu/），供应用程序专家、系统设计人员和设备专家更好地理解、比较和量化下一代嵌入式内存解决方案。
2022-01-12 cs.AR cs.ET
STeP-CiM: Strain-enabled Ternary Precision Computation-in-Memory based on Non-Volatile 2D Piezoelectric Transistors
我们提出了一种基于二维压电场效应管（PeFET）的计算支持的非易失性存储器，用于三值深度神经网络（DNN）。PeFET由具有与过渡金属二硫属化物沟道耦合的铁电和压电性质的材料组成。我们利用铁电性以极化（-P/+P）的形式存储二进制比特（0/1），利用极化相关的压电性通过过渡金属二硫族化物沟道中的应变诱导带隙变化读取存储状态。PeFET的独特读取机制使我们能够根据读取电压将+P（-P）与低（高）电阻状态的传统关联扩展到其双重高（低）电阻。具体地，我们证明了存储在PeFET中的+P（-P）可以动态地配置在（a）用于正读取电压的低（高）电阻状态和（b）用于负读取电压的其双重高（低）电阻状态中，而不影响读取干扰。这样的功能，我们命名为保偏压电效应抑制与双电压极性（PiER），是唯一的PeFET，并没有显示在迄今为止探索的存储器。我们利用PiER提出了一个应变使能的三进制精度计算内存（STeP-CiM）单元，具有计算存储的权重和输入的标量积的能力，这两者都是用有符号的三进制精度表示的。此外，使用STeP-CiM单元的多字线断言，我们实现了有符号三进制输入和权重的点积的大规模并行计算。我们的阵列级分析显示，与基于SRAM和PeFET的近存储器设计方法相比，存储器内乘法和累加操作的延迟降低了91%，能量提高了15%和91%。与基于SRAM/PeFET的近存储器设计相比，STeP-CiM的性能提高…
2022-03-30 cs.AR cs.ET
Secure Boot from Non-Volatile Memory for Programmable SoC Architectures
在现代嵌入式系统中，在整个产品生存周期中对综合安全标准的信任已经成为越来越重要的进入市场的要求。然而，这些安全标准依赖于强制性免疫假设，诸如通常从非易失性存储器（NVM）加载的初始系统配置的完整性和真实性。这尤其适用于基于FPGA的可编程片上系统（PSoC）架构，因为目标代码以及配置数据很容易超过安全bootROM的容量。在这种情况下，攻击者可以尝试更改NVM设备的内容，以便操纵系统。因此，PSoc依赖于NVM的完整性，特别是在引导时。在本文中，我们提出了一种方法，利用FPGA的可重构逻辑从NVM在一个潜在的不安全的环境中安全地启动。这里，FPGA通过在PSoC上配置和执行从NVM加载的任何用户应用之前执行所需的完整性和真实性验证来充当安全锚点。所提出的安全引导过程基于以下假设和步骤：1）引导配置存储在完全加密的安全数字存储卡（SD卡）或替代地充当NVM的闪存上。2)在引导时，加载称为可信存储器接口单元（TMIU）的硬件设计，以首先验证所部署的NVM的真实性，然后在解密后验证其内容的完整性。为了证明我们的方法的实用性，我们将该方法集成到Xilinx Zynq PSoC的供应商特定的安全引导过程中，并评估了设计目标性能，功耗和资源成本。
2020-04-20 cs.AR cs.CR
Virtual Coset Coding for Encrypted Non-Volatile Memories with Multi-Level Cells
PCM是用于分层存储器系统中的DRAM主存储器的流行的后备存储器。PCM具有不对称的访问能量;写入支配读取。MLC不对称性可以变化一个数量级。已经开发了许多方案来利用数据中0和1的非对称模式来减少写入能量。由于内存是非易失性的，因此可以通过物理攻击或跨系统重启周期恢复数据。为了保护存储在PCM中的信息免受这些攻击，需要加密。不幸的是，大多数加密算法都会对数据中的0和1进行加密，从而有效地消除了任何模式，并对利用数据偏差和相似性来降低写入能量的方案产生了负面影响。在本文中，我们介绍了虚拟陪集编码（VCC）作为一种独立于工作负载的方法，减少了昂贵的符号转换存储加密数据。VCC基于两个想法。首先，使用具有随机陪集候选者的陪集编码，可以有效地减少写入加密数据时代价高昂的比特/符号转换的频率。第二，可以使用随机子串的小集合来实现与大量随机陪集候选相同的编码效率，但是以低得多的编码/解码成本。此外，我们还演示了如何利用VCC来降低能耗，并结合故障缓解和容错，以大幅增加受限制的NVM（如PCM）的寿命。我们评估VCC的设计，并证明它可以实现在片上只有一个名义面积开销。VCC在保持相同性能的同时，将动态能量降低了22-28%。使用我们的多目标优化方法，与最先进的存储器相比，寿命至少提高了36%，与未编码的存储器相比，寿命至少提高了50%，同时保持了其节能和系统性能。
2021-12-03 cs.AR
Extending Memory Capacity in Consumer Devices with Emerging Non-Volatile Memory: An Experimental Study
本文首次在真实 Chromebook 上实验分析使用 Intel Optane SSD 作为 DRAM 交换空间扩展主存容量的性能与能耗，并与双倍 DRAM 基线及 NAND 闪存交换空间系统对比。
2023-09-19 cs.AR cs.PF
On the Reliability of Computing-in-Memory Accelerators for Deep Neural Networks
具有新兴非易失性存储器（nvCiM）的内存计算被证明是以高能量效率加速深度神经网络（DNN）的有希望的候选者。然而，大多数非易失性存储器（NVM）设备都存在可靠性问题，导致nvCiM计算中涉及的实际数据与数据中心中训练的权重值之间存在差异。因此，实际部署在nvCiM平台上的模型实现的准确度低于在传统硬件上训练的模型（例如，GPU）。在本章中，我们首先简要介绍了nvCiM DNN加速器的机遇和挑战，然后展示了不同类型NVM设备的特性。然后，我们介绍了nvCiM DNN加速器的一般架构。之后，我们将讨论不可靠性的来源以及如何有效地对其影响进行建模。最后，我们介绍了代表性的作品，减轻设备变化的影响。
2022-05-25 cs.AR
Modeling and Simulating Emerging Memory Technologies: A Tutorial
本教程通过四个案例研究展示了一个用于新兴非易失性存储器（NVM）架构探索与软硬件协同设计的开源仿真工具链，覆盖混合主存与缓存、存内计算和磨损均衡等系统设计领域。
2025-03-10 cs.AR
Improving Dependability of Neuromorphic Computing With Non-Volatile Memory
随着工艺技术继续积极地扩展，由于负偏置温度不稳定性（NBTI）和时间依赖性介电击穿（TDDB）导致的神经形态硬件中的电路老化正在成为关键的可靠性问题，并且当使用非易失性存储器（NVM）用于突触存储时，预计会激增。这是因为NVM需要高电压和电流来访问其突触权重，这进一步加速了神经形态硬件中的电路老化。目前的可靠性鉴定方法过于保守，因为它们估计电路老化考虑最坏情况下的工作条件和不必要的约束性能。本文提出了RENEU，一个面向可靠性的方法映射机器学习应用程序的神经形态硬件，在不影响关键的性能指标，如硬件上的这些应用程序的执行时间，提高系统范围的可靠性的目的。RENEU的基础是一种新的配方的老化的CMOS为基础的电路在神经形态硬件考虑不同的故障机制。使用这个公式，RENEU开发了一个系统范围内的可靠性模型，该模型可以在设计空间探索框架内使用，涉及神经元和突触到硬件的映射。为此，RENEU使用粒子群优化（PSO）的实例来生成在性能和可靠性方面是帕累托最优的映射。我们评估RENEU使用不同的机器学习应用程序的国家的最先进的神经形态硬件与NVM突触。我们的研究结果表明，平均38%的电路老化减少，导致平均18%的硬件寿命的改善相比，目前的做法。与以性能为导向的最先进技术相比，RENEU仅引入了5%的边际性能开销。
2020-06-10 cs.AR cs.ET cs.NE
Hardware Transactional Persistent Memory
新兴的持久性内存技术（也称为PM、非易失性内存、存储类内存或SCM）为加速流行的数据管理应用程序（如内存数据库）带来了巨大的希望。然而，程序员现在需要处理确保持久性常驻内存的数据上的事务的原子性，并维护处理器执行存储的顺序与更新值变得持久的顺序之间的一致性。当高性能隔离机制如硬件事务存储器（HTM）用于并发控制时，这个问题特别具有挑战性。这项工作表明，HTM事务可以正确地和原子地进入PM通过使用一种新的软件协议结合持久性内存控制器，而不需要改变处理器缓存硬件或HTM协议。相比之下，以前的方法需要对现有的处理器微架构进行重大改变。我们的方法，使用微基准测试和STAMP套件进行评估，以及与标准（易变）HTM交易。与持久事务锁定相比，它还在吞吐量和延迟方面获得了显著的收益。
2018-05-22 cs.AR cs.DC
Accelerating Time Series Analysis via Processing using Non-Volatile Memories
针对传统平台上sDTW算法因数据移动开销大导致的性能与能效瓶颈，提出首个基于MRAM的存内计算TSA加速器MATSA，大幅提升了性能与能效。
2024-07-12 cs.AR
A Cycle-level Unified DRAM Cache Controller Model for 3DXPoint Memory Systems in gem5
为了适应当今应用的不断增长的存储器占用空间，CPU供应商已经采用了大型DRAM高速缓存，其由大型非易失性存储器（如Intel Optane（例如，Intel的Cascade Lake）。现有的计算机体系结构模拟器不提供对使用DRAM设备作为非易失性主存储器的高速缓存的系统的建模和评估的支持。在这项工作中，我们提出了一个周期级的DRAM高速缓存模型，它是与gem 5集成。该模型利用了gem 5内存设备模型的灵活性和完整的系统支持，可以探索许多不同的DRAM缓存设计。我们通过几个案例研究探索DRAM高速缓存控制器的设计空间，包括调度策略的影响，所需的缓冲，结合不同的内存技术（例如，HBM，DDR3/4/5，3DXPoint，High latency）作为高速缓存和主存，以及DRAM高速缓存由NVM主存支持时的损耗均衡效果。我们还在全系统模拟中使用真实工作负载进行实验，以验证所提出的模型，并显示这些工作负载对DRAM缓存大小的敏感性。
2023-03-23 cs.AR cs.PF
Work-in-Progress: A Universal Instrumentation Platform for Non-Volatile Memories
本文提出了一种名为NeuroBreakoutBoard的通用高灵活性测试平台，解决了现有平台无法在非易失性存储器上执行存内计算（CIM）操作的问题，初步实验证明其在1 kΩ至1 MΩ范围内相对误差低于5%并成功展示了忆阻器开关行为。
2023-08-03 cs.AR cs.CY
Harnessing Ferro-Valleytricity in Penta-Layer Rhombohedral Graphene for Memory and Compute
本文利用五层菱方石墨烯的电可调铁谷电性，提出无需选择器的非易失性存储器阵列架构，实现每单元写约6 nW、读约2.3 nW的超低功耗，并在不修改外围电路的情况下实现多数逻辑存内计算，为超密集低温存储与计算提供新路径。
2024-08-02 cond-mat.mes-hall cs.AR
