Prototyping of a 25 Gbps optical transmitter for applications in high-energy physics experiments
采用850 nm多模垂直腔面发射激光器（VCSEL）的光链路的发展速度已达到25 Gbps。对于高能实验中的应用，要求收发器能够耐受辐射和粒子场。我们报告一个小型发射机MTx+，这是开发高速传输的双通道激光驱动器LOCld 65和850 nm VCSEL封装在TOSA格式的原型。LOCld 65采用TSMC 65 nm工艺制造，并封装在QFN-40中进行组装。MTx+模块和测试套件首先使用符合10 Gbps应用要求的PCB和组件制造，并经过测试以实现14 Gbps。进一步研究了MTx+模块的数据传输速率，其速度高达25 Gbps。LOCld 65通过布局后仿真进行检查，模块设计升级了包括TOSA在内的符合25 Gbps应用要求的组件。PCB材料由Panasonic MEGTRON 6取代。修改后的MTx+在25 Gbps下进行测试，眼图显示掩模裕度为22%。
2020-06-21 hep-ex physics.ins-det
Active inductor shunt peaking in high-speed VCSEL driver design
为ATLAS液氩量热计升级中的光链路设计了一个8-Gbps高速VCSEL驱动器样机，该样机采用全晶体管有源电感并联峰化结构。VCSEL驱动器是在一个商业的0.25微米蓝宝石上硅（SoS）的CMOS工艺制造的辐射容忍的目的。全晶体管有源电感并联峰化用于克服CMOS工艺的带宽限制。该峰化结构具有与无源峰化结构相同的峰化效果，但面积小，不需要线性电阻，并且可以通过外部控制来调节峰化强度来克服工艺变化。设计方案已经出炉，样机通过了初步的电性能测试和误码率测试。该驱动器实现了8-Gbps的数据速率与峰值模拟。本文介绍了一种全管有源电感并联峰化结构，并给出了仿真和测试结果。
2013-06-04 hep-ex physics.ins-det
A 10 Gbps Driver/Receiver ASIC and Optical Modules for Particle Physics Experiments
我们提出了一个驱动器和限幅放大器的ASIC工作在10 Gbps（DLAS 10）和三个小型光发射机/接收机/收发器模块（MTx+，MRx+，和MTRx+）基于DLAS 10的设计和测试结果。DLAS 10可以驱动垂直腔面发射激光器（VCSEL）的两个发射器光学子组件（TOSA），从两个没有嵌入式限幅放大器的接收器光学子组件（ROSA）接收信号，或者分别驱动VCSEL光学子组件和接收来自ROSA的信号。DLAS 10的每个通道由一个输入连续时间线性分频器（CTLE）、一个四级限幅放大器（LA）和一个输出驱动器组成。LA将可变电平的信号放大到稳定的摆动。输出驱动器驱动VCSEL或阻抗控制走线。DLAS 10采用65 nm CMOS工艺制造。芯片尺寸为1 mm x 1 mm。DLAS 10采用4 mm x 4 mm 24引脚四方扁平无引脚（QFN）封装。DLAS 10已在MTx+、MRx+和MTRx+模块中进行了测试。测量的光学和电学眼图都通过了10 Gbps眼罩测试。输入电灵敏度为40 mVp-p，而输入光灵敏度为-12 dBm。MRx+的总抖动为29 ps（P-P），随机抖动为1.6 ps（RMS），确定性抖动为9.9 ps。每个MTx+/MTRx+模块的功耗分别为82 mW/ch和174 mW/ch。
2020-10-30 hep-ex physics.ins-det
QTIA, a 2.5 or 10 Gbps 4-Channel Array Optical Receiver ASIC in a 65 nm CMOS Technology
Quad TransimmandLimiting Amplifier（QTIA）是一款4通道阵列光接收器ASIC，采用65 nm CMOS工艺开发。它可以在每通道2.56 Gbps和10 Gbps的比特率之间配置。QTIA提供与GaAs和InGaAs光电二极管的精确匹配。在这个研发阶段，每个通道都有一个不同的偏置方案，以实现最佳耦合。在一个通道中实现电荷泵以提供更高的反向偏置电压，这对于减轻光电二极管上的辐射效应尤其重要。QTIA的电路功能成功地通过了GaAs光电二极管的实验室测试。
2022-02-11 hep-ex physics.ins-det
Effects of Proton Irradiation on 60 GHz CMOS Transceiver Chip for Multi-Gbps Communication in High-Energy Physics Experiments
本文介绍了$17~MeV$质子辐照在一个$60~GHz$低功耗，半双工收发器（TRX）芯片的$65~nm$ CMOS工艺实现的实验结果。它通过采用开关键控（OOK）支持高达$6~Gbps$的短程点对点数据速率。为了研究用于高能物理应用的辐照硬度，分别用$74~kGy$和$42~kGy$的总电离剂量（TID）和$1.4~\times$ 10 $^{14}~ N_{eq}/cm^2$和$0.8~\times$ 10 $^{14}~N_{eq}/cm^2$的通量对两个TRX芯片进行RX和TX模式的辐照。这些芯片的特点是前和后照射模拟电压测量不同的电路块，以及通过分析无线传输参数，如误码率（BER），眼图，抖动等。照射后的测量表现出一定的性能下降，但这两个TRX芯片已被发现通过在$5~Gbps$的空中测量操作。此外，在照射后观察到载波频率的非常小的偏移。
2019-06-12 hep-ex physics.ins-det
LOCx2, a Low-latency, Low-overhead, 2 x 5.12-Gbps Transmitter ASIC for the ATLAS Liquid Argon Calorimeter Trigger Upgrade
本文介绍了ATLAS液氩量热仪触发器升级的发射机专用集成电路LOCx 2的设计和测试结果。LOCx 2由两个通道组成，每个通道编码ADC数据的开销为14.3%，并以5.12 Gbps的速率传输串行数据，延迟小于27.2 ns。LOCx 2采用商用0.25 μ m硅/蓝宝石CMOS技术制造，采用100引脚QFN封装。LOCx 2的功耗约为843 mW。
2020-09-18 physics.ins-det
LOCx2-130, a low-power, low-latency, 2 x 4.8-Gbps serializer ASIC for detector front-end readout
在本文中，我们提出了LOCx 2 -130，一个低功耗，低延迟，双通道的探测器前端读出发射机ASIC的设计和测试结果。LOCx 2 -130有两个编码器和串行器通道，每个通道以4.8 Gbps的速率工作。LOCx 2 -130可以与三种类型的ADC接口，一种ASIC ADC和两种COTS ADC。LOCx 2 -130采用商用130 nm CMOS技术制造，采用100引脚QFN封装。LOCx 2 -130功耗为440 mW，延迟小于40.7 ns。
2020-09-14 physics.ins-det
Two low-power optical data transmission ASICs for the ATLAS Liquid Argon Calorimeter readout upgrade
ATLAS液氩量热计第一阶段升级中，前端光学数据传输需要串行化ASIC和VCSEL驱动ASIC。基准ASIC是串行器LOCx 2和VCSEL驱动器LOCld，采用0.25 μm硅蓝宝石（SoS）CMOS技术设计，功耗分别为843 mW和320 mW。基于130 nm CMOS工艺，我们设计了两个引脚到引脚兼容的备份ASIC，LOCx 2 -130和LOCld-130。它们的功耗比同类产品低得多，而其他性能，如延迟，数据速率和辐射耐受性，满足第一阶段升级的要求。我们提出了LOCx 2 -130和LOCld-130的设计。最后给出了LOCx 2 -130的测试结果。
2020-09-14 physics.ins-det
A Low-Power, Low-Latency, Dual-Channel Serializer ASIC for Detector Front-End Readout
在本文中，我们提出了一个双通道串行器ASIC，LOCx 2，其引脚兼容的备份，LOCx 2 -130，探测器前端读出。LOCx 2采用0.25 μ m硅蓝宝石CMOS工艺制造，每个通道的工作速率为5.12 Gbps，而LOCx 2 -130采用130 nm体CMOS工艺制造，每个通道的工作速率为4.8 Gbps。LOCx 2的功耗和传输延迟分别为900 mW和27 ns，LOCx 2 -130的相应仿真结果分别为386 mW和38 ns。
2020-09-14 physics.ins-det
Update on the high speed serializer ASIC development for ATLAS Liquid Argon calorimeter upgrade
基于商用0.25 μm蓝宝石上硅（SOS）CMOS工艺，我们一直在开发一种串行化专用集成电路（ASIC），用于ATLAS液氩量热计前端电子系统的升级。第一个原型，一个5 Gbps的16：1串行器已设计，制造，并在实验室环境中进行测试，并在200 MeV的质子束。试验结果表明，第一台样机达到了设计目标。第二个原型，双通道，每通道8 Gbps串行器正在开发中。布局后的模拟表明，8 Gbps是可以实现的。在本文中，我们提出的第一个原型的设计和测试结果和第二个原型的设计和状态。
2022-02-10 physics.ins-det
LOCld65, A Dual-Channel VCSEL Driver ASIC For Detector Front-End Readout
介绍了一种用于探测器前端读出的双通道垂直腔面发射激光器（VCSEL）驱动芯片LOCld 65的设计和测试结果。LOCld 65采用商用65 nm CMOS技术设计，电源为1.2 V。LOCld 65包含两个结构相同的独立通道，两个通道共享一个I2C从机。每个通道由一个输入放大器、四级限幅放大器（LA）、一个高电流输出驱动器和一个偏置电流发生器组成。为了扩展带宽，输入放大器使用电感峰化技术，而LA使用共享电感峰化技术。输入放大器和输出驱动器均采用连续时间线性分频器（CTLE）。LA采用主动反馈。调制电流、偏置电流、CTLE的峰值强度和LA的反馈强度可通过I2C接口进行编程。为了防止辐射损坏，I2C从机采用三重模块冗余。LOCld 65的每个通道都经过测试，在VCSEL电压为3.3 V和2.5 V时，工作速率高达14 Gbps，典型功耗（包括VCSEL）分别为68.3 mW/通道和62.1 mW/通道。LOCld 65可耐受4.9 kGy（SiO2）。LOCld 65是HL-LHC升级应用中单通道或双通道光发射机中串行器-并行器ASIC lpGBT的理想匹配器件。
2018-06-22 hep-ex physics.ins-det
1.28 and 5.12 Gbps multi-channel twinax cable receiver ASICs for the ATLAS Inner Tracker Pixel Detector Upgrade
我们提出了两个原型的千兆位收发器ASIC，GBCR 1和GBCR 2，都设计在一个65纳米CMOS技术的ATLAS内部跟踪器像素检测器读出升级。第一个原型，GBCR 1，有四个上行接收机通道和一个下行发射机通道与预加重。每个上行通道通过5米AWG 34 Twinax电缆以5.12 Gbps的速率从位于像素模块上的ASIC驱动器接收数据，并从低质量电缆造成的高频损耗中恢复信号。信号在发送到光发射器VTRx+之前由恢复的时钟重新定时。下游驱动器旨在通过同一电缆将2.56 Gbps信号从lpGBT传输到像素模块上的电子器件。在GBCR 1的输出端，恢复信号的峰-峰抖动（除非指定，否则整个纸张抖动始终为峰-峰）为35.4 ps，在电缆端的下行通道为138 ps。GBCR 1功耗为318 mW，并经过测试。第二个原型GBCR 2有七个上行通道和两个下行通道。每个上行通道以1.28 Gbps的速率工作，通过1米定制FLEX电缆和6米AWG 34 Twinax电缆直接从RD 53 B ASIC恢复数据。每个上行信道的均衡信号由输入的1.28 GHz相位可编程时钟重新定时。与FLEX输入端的信号相比，当重定时逻辑为0时，均衡信号的附加抖动约为80 ps。当重定时逻辑开启时，假设1.28 GHz重定时时钟来自lpGBT，则GBCR 2输出的抖动为50 ps。下行链路被设计为通过相同的电缆连接将160…
2020-08-22 physics.ins-det
Optical Link ASICs for the LHC Upgrade
我们已经设计了三个ASIC的可能的应用程序中的一个新的层的像素探测器在ATLAS实验的LHC光度升级的第一阶段的光学链路。ASIC包括用于VCSEL的高速驱动器、用于解码在PIN二极管处接收到的信号以提取数据和时钟的接收器/解码器、以及用于产生更高频率时钟以串行化数据以供传输的时钟乘法器。这些ASIC采用130 nm CMOS工艺设计，以增强抗辐射能力。我们已经对制造的ASIC进行了表征，并且提交的申请大部分都是成功的。我们在CERN用24 GeV/c质子辐照ASIC，剂量为70 Mrad。除了使用厚氧化物工艺制造的VCSEL驱动器中的驱动器电路之外，我们没有观察到显著的退化，以便提供足够的电压来驱动VCSEL。退化是由于所使用的PMOS晶体管中的大的阈值偏移。
2009-11-23 hep-ex physics.ins-det
Quality control tests of the front-end optical link components for the ATLAS Liquid Argon Calorimeter Phase-1 upgrade
我们目前的ATLAS液氩量热仪第一阶段升级的前端光链路组件的质量控制测试的程序和结果。这些组件包括垂直腔面发射激光器（VCSEL）驱动器ASIC LOCld、定制光发射器/收发器模块MTx/MTRx和发射器ASIC LOCx 2。LOCld、MTx和LOCx 2各自包含具有相同结构的两个信道，而MTRx具有发射器信道和接收器信道。每个通道均以5.12 Gbps进行测试。共有5341个LOCld芯片、3275个MTx模块、797个MTRx模块和3198个LOCx 2芯片合格。LOCld、LOCx 2、MTx和MTRx的产率分别为73.9%、98.0%、98.4%和61.9%。
2021-08-09 physics.ins-det
Characterization of a gigabit transceiver for the ATLAS inner tracker pixel detector readout upgrade
我们提出了一个千兆收发器原型专用集成电路（ASIC），GBCR，ATLAS内部跟踪器（ITk）像素检测器读出升级。GBCR采用65 nm CMOS技术设计，由四个上行接收器通道、一个下行发射器通道和一个内部集成电路（I2C）从机组成。上行通道通过5米34美国线规（AWG）双轴（Twinax）电缆以5.12 Gbps的速率接收数据，对其进行均衡，使用恢复的时钟对其重新计时，然后驱动光发射机。下行通道以2.56 Gbps的速率从光接收器接收数据，并与上行通道一样驱动电缆。当时钟数据恢复（CDR）模块打开时，上行信道输出的抖动被测量为35 ps（峰-峰），并且在电缆之后下行信道输出的抖动为138 ps（峰-峰）。当CDR模块开启时，每个上行通道的功耗为72 mW，下行通道的功耗为27 mW。GBCR在200 kGy的总电离剂量下存活。
2020-08-22 physics.ins-det
Characterization and quality control test of a gigabit cable receiver ASIC (GBCR2) for the ATLAS Inner Tracker Detector upgrade
我们提出了一个千兆电缆接收器ASIC原型，GBCR 2，ATLAS内部跟踪器像素检测器升级的表征和质量控制测试。GBCR 2通过6 m Twinax AWG 34电缆对从RD 53 B到lpGBT的上行链路电信号进行均衡和重新定时。GBCR 2还通过从lpGBT到RD 53 B的相同电连接预加重下行链路命令信号。GBCR 2有七个上行链路信道，每个信道的速率为1.28 Gbps，两个下行链路信道，每个信道的速率为160 Mbps。原型是在65 nm CMOS工艺制造。GBCR 2的特性已经被证明，输出信号的总抖动在非重定时模式下为129.1 ps（峰-峰），在重定时模式下为79.3 ps（峰-峰），并且满足lpGBT的要求。所有上行链路信道的总功耗在非重定时模式下为87.0 mW，在重定时模式下为101.4 mW，低于174 mW的规范。两个下行链路信道的功耗小于53 mW。提出了一种质量控制测试程序，并对169个原型芯片进行了测试。产率约为97.0%。
2021-08-06 physics.ins-det
The design and test results of A Giga-Bit Cable Receiver (GBCR) for the ATLAS Inner Tracker Pixel Detector
本文介绍了一个千兆电缆接收ASIC称为GBCR的HL-LHC升级的ATLAS内部跟踪器（ITk）像素探测器的设计和测试结果。三个原型（GBCR 1，GBCR 2和GBCR 3）已设计在CERN确定的65 nm CMOS技术。GBCR通过最长1米的柔性电缆和最长5米的Twinax电缆从前端读出芯片RD53B接收7个（GBCR 2）或6个（GBCR 3）通道（RX），每个通道的速率为1.28 Gbps，并将均衡和重新定时的信号发送到lpGBT。GBCR 2和GBCR 3 ASIC都有两个传输通道（TX），可以在通过相同的电缆将来自lpGBT的信号发送到RD53 B之前对其进行预加重。在400 MeV质子束中，GBCR 2的任何测试通道中都没有观察到单粒子翻转（SEU）。用于未来HL-LHC应用的外推比特差错率低于8 * 10 ^（-16），显著低于指定的BER标准。GBCR 3旨在通过将三重模块冗余（TMR）技术应用于所有RX通道来提高对单粒子翻转的抗扰度。来自GBCR 3的重定时信号的总抖动小于来自GBCR 2的信号（35 ps vs 79 ps）。GBCR 3的每个接收器通道消耗的功率比GBCR 2的多75%。
2023-01-31 physics.ins-det
