A 20 Gbps PAM4 Data Transmitter ASIC for Particle Physics Experiments
我们提出了一种新的数据发送器ASIC的设计和测试结果，工作速率高达20.48 Gbps的4电平脉冲幅度调制（PAM 4）的粒子物理实验。该ASIC被命名为GBS20，采用65 nm CMOS工艺制造。两个串行器共享5.12 GHz锁相环（PLL）时钟。串行器的输出被组合成PAM 4信号，直接驱动垂直腔面发射激光器（VCSEL）。每个输入数据通道的速率为1.28 Gbps，使用内部27 - 1伪随机二进制序列（PRBS）进行加扰，PRBS也用作帧对齐器。GBS20经测试可在10.24和20.48 Gbps下与基于VCSEL的发射器光学子组件（TOSA）一起工作。GBS20的功耗低于238 mW，在低功耗模式下降低到164 mW。
2022-02-07 physics.ins-det
Two low-power optical data transmission ASICs for the ATLAS Liquid Argon Calorimeter readout upgrade
ATLAS液氩量热计第一阶段升级中，前端光学数据传输需要串行化ASIC和VCSEL驱动ASIC。基准ASIC是串行器LOCx 2和VCSEL驱动器LOCld，采用0.25 μm硅蓝宝石（SoS）CMOS技术设计，功耗分别为843 mW和320 mW。基于130 nm CMOS工艺，我们设计了两个引脚到引脚兼容的备份ASIC，LOCx 2 -130和LOCld-130。它们的功耗比同类产品低得多，而其他性能，如延迟，数据速率和辐射耐受性，满足第一阶段升级的要求。我们提出了LOCx 2 -130和LOCld-130的设计。最后给出了LOCx 2 -130的测试结果。
2020-09-14 physics.ins-det
LOCx2, a Low-latency, Low-overhead, 2 x 5.12-Gbps Transmitter ASIC for the ATLAS Liquid Argon Calorimeter Trigger Upgrade
本文介绍了ATLAS液氩量热仪触发器升级的发射机专用集成电路LOCx 2的设计和测试结果。LOCx 2由两个通道组成，每个通道编码ADC数据的开销为14.3%，并以5.12 Gbps的速率传输串行数据，延迟小于27.2 ns。LOCx 2采用商用0.25 μ m硅/蓝宝石CMOS技术制造，采用100引脚QFN封装。LOCx 2的功耗约为843 mW。
2020-09-18 physics.ins-det
A 20 Gbps Data Transmitting ASIC with PAM4 for Particle Physics Experiments
本文介绍一种用于粒子物理实验的数据传输专用集成电路GBS20的设计原理和测试结果。GBS20的目标将是一个ASIC，它采用两个串行器，每个串行器来自10.24 Gbps lpGBT SerDes，共享同样来自lpGBT的PLL。PAM 4编码器加上VCSEL驱动器将在同一个芯片中实现，以使用相同的时钟系统，从而消除了PAM 4编码器中CDR的需要。这样，使用GBS20 ASIC开发的发射器模块GBT20将具有精确的lpGBT数据接口和传输协议，通过一根光纤输出高达20.48 Gbps。在接收端使用PAM 4嵌入式FPGA，GBT 20将使系统所需的光纤减半，并更好地利用FPGA的输入带宽。采用商用65 nm CMOS工艺制作了原型GBS20v0。该原型有两个串行器和一个PAM4编码器共享lpGBT PLL，但没有用户数据输入。内部PRBS生成器向串行化器提供数据。GBS20v0的测试速度仅为20.48 Gbps。从这个原型中吸取的经验教训，我们正在设计第二个原型GBS20v1，它将有16个用户数据输入通道，每个通道的速率为1.28 Gbps。本文介绍了GBS20 ASIC和GBT20模块的设计思想、初步测试结果以及从GBS20 v0和GBS20 v1设计中吸取的经验教训。GBS20 v1不仅是一个测试芯片，也是一个具有16个输入数据通道的用户芯片。
2020-10-30 hep-ex physics.ins-det
1.28 and 5.12 Gbps multi-channel twinax cable receiver ASICs for the ATLAS Inner Tracker Pixel Detector Upgrade
我们提出了两个原型的千兆位收发器ASIC，GBCR 1和GBCR 2，都设计在一个65纳米CMOS技术的ATLAS内部跟踪器像素检测器读出升级。第一个原型，GBCR 1，有四个上行接收机通道和一个下行发射机通道与预加重。每个上行通道通过5米AWG 34 Twinax电缆以5.12 Gbps的速率从位于像素模块上的ASIC驱动器接收数据，并从低质量电缆造成的高频损耗中恢复信号。信号在发送到光发射器VTRx+之前由恢复的时钟重新定时。下游驱动器旨在通过同一电缆将2.56 Gbps信号从lpGBT传输到像素模块上的电子器件。在GBCR 1的输出端，恢复信号的峰-峰抖动（除非指定，否则整个纸张抖动始终为峰-峰）为35.4 ps，在电缆端的下行通道为138 ps。GBCR 1功耗为318 mW，并经过测试。第二个原型GBCR 2有七个上行通道和两个下行通道。每个上行通道以1.28 Gbps的速率工作，通过1米定制FLEX电缆和6米AWG 34 Twinax电缆直接从RD 53 B ASIC恢复数据。每个上行信道的均衡信号由输入的1.28 GHz相位可编程时钟重新定时。与FLEX输入端的信号相比，当重定时逻辑为0时，均衡信号的附加抖动约为80 ps。当重定时逻辑开启时，假设1.28 GHz重定时时钟来自lpGBT，则GBCR 2输出的抖动为50 ps。下行链路被设计为通过相同的电缆连接将160…
2020-08-22 physics.ins-det
QTIA, a 2.5 or 10 Gbps 4-Channel Array Optical Receiver ASIC in a 65 nm CMOS Technology
Quad TransimmandLimiting Amplifier（QTIA）是一款4通道阵列光接收器ASIC，采用65 nm CMOS工艺开发。它可以在每通道2.56 Gbps和10 Gbps的比特率之间配置。QTIA提供与GaAs和InGaAs光电二极管的精确匹配。在这个研发阶段，每个通道都有一个不同的偏置方案，以实现最佳耦合。在一个通道中实现电荷泵以提供更高的反向偏置电压，这对于减轻光电二极管上的辐射效应尤其重要。QTIA的电路功能成功地通过了GaAs光电二极管的实验室测试。
2022-02-11 hep-ex physics.ins-det
Optical Data Transmission ASICs for the High-Luminosity LHC (HL-LHC) Experiments
本研究设计并测试了两款用于HL-LHC实验的光数据传输ASIC，采用0.25μm SoS CMOS工艺，单通道速率达8 Gbps，其中LOCld1V2满足抗辐射要求，为高亮度对撞机实验的高速光数据传输提供支撑。
2024-01-30 physics.ins-det
A 10 Gbps Driver/Receiver ASIC and Optical Modules for Particle Physics Experiments
我们提出了一个驱动器和限幅放大器的ASIC工作在10 Gbps（DLAS 10）和三个小型光发射机/接收机/收发器模块（MTx+，MRx+，和MTRx+）基于DLAS 10的设计和测试结果。DLAS 10可以驱动垂直腔面发射激光器（VCSEL）的两个发射器光学子组件（TOSA），从两个没有嵌入式限幅放大器的接收器光学子组件（ROSA）接收信号，或者分别驱动VCSEL光学子组件和接收来自ROSA的信号。DLAS 10的每个通道由一个输入连续时间线性分频器（CTLE）、一个四级限幅放大器（LA）和一个输出驱动器组成。LA将可变电平的信号放大到稳定的摆动。输出驱动器驱动VCSEL或阻抗控制走线。DLAS 10采用65 nm CMOS工艺制造。芯片尺寸为1 mm x 1 mm。DLAS 10采用4 mm x 4 mm 24引脚四方扁平无引脚（QFN）封装。DLAS 10已在MTx+、MRx+和MTRx+模块中进行了测试。测量的光学和电学眼图都通过了10 Gbps眼罩测试。输入电灵敏度为40 mVp-p，而输入光灵敏度为-12 dBm。MRx+的总抖动为29 ps（P-P），随机抖动为1.6 ps（RMS），确定性抖动为9.9 ps。每个MTx+/MTRx+模块的功耗分别为82 mW/ch和174 mW/ch。
2020-10-30 hep-ex physics.ins-det
A novel quad-channel 10 Gbps CMOS VCSEL array driver with integrated charge pumps
提出了一种新颖的垂直腔面发射激光器（VCSEL）阵列四通道驱动电路的设计和测试结果。该ASIC名为cpVLAD，采用65 nm CMOS技术制造，具有片上电荷泵，每通道数据速率高达10 Gbps。电荷泵的实现是为了解决低温和恶劣辐射环境下VCSEL驱动级的电压裕度问题。测试结果表明，cpVLAD是能够驱动VCSEL的正向电压高达2.8 V，使用1.2 V和2.5 V的电源与功耗为94 mW/通道。
2020-10-31 physics.ins-det
Component Prototypes towards a Low-Latency, Small-form-factor Optical Link for the ATLAS Liquid Argon Calorimeter Phase-I Trigger Upgrade
本文介绍了几个组件原型的ATLAS液氩量热计第一阶段触发升级设计的低延迟，小形状因子的光链路。一个定制的双通道光发射器模块的原型，微型光发射器（MTx），与单独的发射器光学子组件（TOSA）已被证明在数据速率高达8 Gbps的每通道。一个垂直腔面发射激光器（VCSEL）驱动器ASIC已经开发出来，并用于目前的MTx原型。一个串行器ASIC原型，工作在每通道高达8 Gbps，已被设计和测试。一个低延迟，低开销的编码器ASIC原型的设计和测试。整个链路的延迟，包括发送器延迟和接收器延迟，但不包括光纤的延迟，估计小于57.9 ns。MTx的尺寸为45 mm x 15 mm x 6 mm。
2022-02-09 physics.ins-det
The TaichuPix1: A Monolithic Active Pixel Sensor with fast in-pixel readout electronics for the CEPC vertex detector
环形正负电子对撞机（CEPC）的提出，对顶点探测器的高分辨率，低材料，快速读出和低功耗方面提出了新的挑战。单片有源像素传感器（MAPS）技术已被选为最有前途的候选人之一，以满足这些要求。一个MAPS原型，称为TaichuPix 1，基于数据驱动的结构，连同一个列漏读出架构，受益于ALPIDE和FE-I3的方法，已实施，以实现快速读出。本文介绍了TaichuPix 1的总体结构，FE-I3类矩阵的实验表征，阈值分散，像素的噪声分布，并验证了使用放射源的电荷收集。这些结果证明了数字外围设备和串行器的功能能够正确地将收集的电荷传输到数据接口。此外，串行化器的单独自检验证了它可以在高达约3 Gbps的速度下工作。它还表明，模拟前端具有快速上升的信号，具有较短的时间步行和FE-I3样的像素内数字逻辑是正确的工作在40 MHz的系统时钟。
2021-09-09 physics.ins-det
Characterization and quality control test of a gigabit cable receiver ASIC (GBCR2) for the ATLAS Inner Tracker Detector upgrade
我们提出了一个千兆电缆接收器ASIC原型，GBCR 2，ATLAS内部跟踪器像素检测器升级的表征和质量控制测试。GBCR 2通过6 m Twinax AWG 34电缆对从RD 53 B到lpGBT的上行链路电信号进行均衡和重新定时。GBCR 2还通过从lpGBT到RD 53 B的相同电连接预加重下行链路命令信号。GBCR 2有七个上行链路信道，每个信道的速率为1.28 Gbps，两个下行链路信道，每个信道的速率为160 Mbps。原型是在65 nm CMOS工艺制造。GBCR 2的特性已经被证明，输出信号的总抖动在非重定时模式下为129.1 ps（峰-峰），在重定时模式下为79.3 ps（峰-峰），并且满足lpGBT的要求。所有上行链路信道的总功耗在非重定时模式下为87.0 mW，在重定时模式下为101.4 mW，低于174 mW的规范。两个下行链路信道的功耗小于53 mW。提出了一种质量控制测试程序，并对169个原型芯片进行了测试。产率约为97.0%。
2021-08-06 physics.ins-det
The Design of a High Speed Low Power Phase Locked Loop
为满足ATLAS液氩量能器读出系统升级对高速低功耗耐辐射串行器ASIC的需求，研究者采用0.25μm SoS CMOS工艺设计了一款调谐范围3.79-5.01GHz、功耗104mW的锁相环，已提交流片。
2024-01-30 physics.ins-det
The Design and Testing of the Address in Real Time Data Driver Card for the Micromegas Detector of the ATLAS New Small Wheel Upgrade
实时数据驱动卡地址（ADDC）设计用于传输ATLAS New Small Wheel（NSW）升级的Micromegas探测器中的触发数据。ART信号由名为VMM芯片的前端ASIC生成，以指示第一个高于阈值事件的地址。一个定制的ASIC（ART ASIC）被设计用于接收来自VMM芯片的ART信号并进行命中选择处理。来自ART ASIC的处理数据将通过GBTx串行器、VTTx光发射器模块和光纤链路传输出新南威尔士州检测器。ART信号对于ATLAS实验触发器的选择至关重要，因此ADDC的功能和稳定性非常重要。为了确保ADDC的广泛测试，开发了基于FMC的测试平台和专用固件/软件。该测试平台与商用Xilinx VC 707 FPGA开发套件配合使用，即使没有NSW的其他电子设备，也可以测试ADDC的所有功能和长期稳定性。本文将介绍ADDC和FMC测试平台的设计、测试过程和结果。
2018-06-18 hep-ex physics.ins-det
LOCld65, A Dual-Channel VCSEL Driver ASIC For Detector Front-End Readout
介绍了一种用于探测器前端读出的双通道垂直腔面发射激光器（VCSEL）驱动芯片LOCld 65的设计和测试结果。LOCld 65采用商用65 nm CMOS技术设计，电源为1.2 V。LOCld 65包含两个结构相同的独立通道，两个通道共享一个I2C从机。每个通道由一个输入放大器、四级限幅放大器（LA）、一个高电流输出驱动器和一个偏置电流发生器组成。为了扩展带宽，输入放大器使用电感峰化技术，而LA使用共享电感峰化技术。输入放大器和输出驱动器均采用连续时间线性分频器（CTLE）。LA采用主动反馈。调制电流、偏置电流、CTLE的峰值强度和LA的反馈强度可通过I2C接口进行编程。为了防止辐射损坏，I2C从机采用三重模块冗余。LOCld 65的每个通道都经过测试，在VCSEL电压为3.3 V和2.5 V时，工作速率高达14 Gbps，典型功耗（包括VCSEL）分别为68.3 mW/通道和62.1 mW/通道。LOCld 65可耐受4.9 kGy（SiO2）。LOCld 65是HL-LHC升级应用中单通道或双通道光发射机中串行器-并行器ASIC lpGBT的理想匹配器件。
2018-06-22 hep-ex physics.ins-det
The 120Gbps VCSEL Array Based Optical Transmitter (ATx) Development for the High-Luminosity LHC (HL-LHC) Experiments
本研究为HL-LHC实验探测器前端研发了集成VCSEL阵列与驱动ASIC的12通道120Gbps ATx光发射模块，验证了其眼图合规、低误码率及满足链路预算的低插入损耗性能。
2024-01-30 physics.ins-det
Quality control tests of the front-end optical link components for the ATLAS Liquid Argon Calorimeter Phase-1 upgrade
我们目前的ATLAS液氩量热仪第一阶段升级的前端光链路组件的质量控制测试的程序和结果。这些组件包括垂直腔面发射激光器（VCSEL）驱动器ASIC LOCld、定制光发射器/收发器模块MTx/MTRx和发射器ASIC LOCx 2。LOCld、MTx和LOCx 2各自包含具有相同结构的两个信道，而MTRx具有发射器信道和接收器信道。每个通道均以5.12 Gbps进行测试。共有5341个LOCld芯片、3275个MTx模块、797个MTRx模块和3198个LOCx 2芯片合格。LOCld、LOCx 2、MTx和MTRx的产率分别为73.9%、98.0%、98.4%和61.9%。
2021-08-09 physics.ins-det
Characterization of a gigabit transceiver for the ATLAS inner tracker pixel detector readout upgrade
我们提出了一个千兆收发器原型专用集成电路（ASIC），GBCR，ATLAS内部跟踪器（ITk）像素检测器读出升级。GBCR采用65 nm CMOS技术设计，由四个上行接收器通道、一个下行发射器通道和一个内部集成电路（I2C）从机组成。上行通道通过5米34美国线规（AWG）双轴（Twinax）电缆以5.12 Gbps的速率接收数据，对其进行均衡，使用恢复的时钟对其重新计时，然后驱动光发射机。下行通道以2.56 Gbps的速率从光接收器接收数据，并与上行通道一样驱动电缆。当时钟数据恢复（CDR）模块打开时，上行信道输出的抖动被测量为35 ps（峰-峰），并且在电缆之后下行信道输出的抖动为138 ps（峰-峰）。当CDR模块开启时，每个上行通道的功耗为72 mW，下行通道的功耗为27 mW。GBCR在200 kGy的总电离剂量下存活。
2020-08-22 physics.ins-det
A gigabit transceiver for the ATLAS inner tracker pixel detector readout upgrade
本文介绍了一个千兆收发器专用集成电路（ASIC）称为GBCR的ATLAS内部跟踪器（ITk）像素检测器读出升级的设计和仿真结果。GBCR具有四个上行接收器通道和一个下行发射器通道。每个上行信道以5.12 Gbps运行，而下行信道以2.56 Gbps运行。在每个上行通道中，GBCR均衡通过5米34美国线规（AWG）双轴电缆接收的信号，用恢复的时钟对数据重新定时，并驱动光发射机。在下行通道中，GBCR从光接收器接收数据，并驱动与上行通道相同类型的电缆。上行信道的输出抖动是26.5ps，并且在电缆之后的下行信道的抖动是33.5ps。每个上行通道消耗78 mW，每个下行通道消耗27 mW。上行测试信道的仿真结果表明，除了基线信道的线性均衡之外，还可以通过使用前馈均衡器（FFE）+判决反馈均衡（DFE）来以最小的功耗增加来实现显著的抖动减小。GBCR采用65 nm CMOS工艺设计。
2020-09-14 physics.ins-det
The design and test results of A Giga-Bit Cable Receiver (GBCR) for the ATLAS Inner Tracker Pixel Detector
本文介绍了一个千兆电缆接收ASIC称为GBCR的HL-LHC升级的ATLAS内部跟踪器（ITk）像素探测器的设计和测试结果。三个原型（GBCR 1，GBCR 2和GBCR 3）已设计在CERN确定的65 nm CMOS技术。GBCR通过最长1米的柔性电缆和最长5米的Twinax电缆从前端读出芯片RD53B接收7个（GBCR 2）或6个（GBCR 3）通道（RX），每个通道的速率为1.28 Gbps，并将均衡和重新定时的信号发送到lpGBT。GBCR 2和GBCR 3 ASIC都有两个传输通道（TX），可以在通过相同的电缆将来自lpGBT的信号发送到RD53 B之前对其进行预加重。在400 MeV质子束中，GBCR 2的任何测试通道中都没有观察到单粒子翻转（SEU）。用于未来HL-LHC应用的外推比特差错率低于8 * 10 ^（-16），显著低于指定的BER标准。GBCR 3旨在通过将三重模块冗余（TMR）技术应用于所有RX通道来提高对单粒子翻转的抗扰度。来自GBCR 3的重定时信号的总抖动小于来自GBCR 2的信号（35 ps vs 79 ps）。GBCR 3的每个接收器通道消耗的功率比GBCR 2的多75%。
2023-01-31 physics.ins-det
Ultra-low jitter clock distribution for the trigger electronics of the New Small Wheel for the ATLAS experiment
欧洲核子研究中心的大型强子对撞机（LHC）计划进行一系列升级，将其瞬时光度提高到标称光度的7.5倍。增加的亮度极大地影响了ATLAS触发和读出数据速率。ATLAS μ子谱仪最里面的站，所谓的小轮，正在被一个新的小轮（NSW）系统所取代，该系统由Micromegas和小条薄隙室（sTGC）探测器组成。探测器上的辐射水平需要耐辐射电子设备。新南威尔士州边缘的辐射水平较低，允许在sTGC探测器的触发链中使用商业电子芯片，如现场可编程门阵列（FPGA）。这些FPGA需要超低抖动时钟来确保其千兆收发器（4.8 Gbps串行链路）正常工作。最初的设计是基于由CERN设计的耐辐射ASIC提供的时钟，但由于其固有的抖动和传输线上的边际错误率，必须选择不同的方法。基于商用抖动清除器、扇出芯片和驱动专用光纤的光发射器构建了额外的时钟源。新方案提供了64个低抖动时钟（32个主要和冗余）从辐射保护区（USA15）的触发电子超过60米的OM3光纤。
2021-10-25 hep-ex physics.ins-det
Optimization on fixed low latency implementation of GBT protocol in FPGA
在ATLAS实验的升级改造中，前端电子元器件受到较大的辐射本底。同时，需要高速光链路用于检测器上和检测器外电子器件之间的数据传输。GBT体系结构和Versatile Link（VL）项目是CERN为支持4.8Gbps线速率双向高速数据传输而设计的，称为GBT链路。在ATLAS升级中，除了与探测器上的链路之外，还在不同的探测器外系统之间使用GBT链路。在探测器前端设计了GBTX专用集成电路，相应地，在探测器外的电子学，GBT架构在现场可编程门阵列（FPGA）中实现。CERN启动了GBT-FPGA项目，以提供不同类型FPGA的示例。在ATLAS升级框架中，前端链接交换（FELIX）系统用于连接多个ATLAS子系统的前端电子设备。它们之间使用GBT链路，以传输探测器数据以及定时、触发、控制和监视信息。在从FELIX到前端的下行链路中分发的触发信号需要固定且低的延迟。本文介绍了对GBT-FPGA IP核的几种优化，以实现更低的固定延迟。对于FELIX，一个通用的固件将用于连接不同的前端，支持两种GBT模式：前向纠错模式和宽模式。改进后的GBT-FPGA内核具有在GBT模式之间切换的能力，而无需FPGA重新编程。本文还讨论了多通道FELIX固件的系统时钟分配问题。
2017-06-22 hep-ex physics.acc-ph physics.ins-det
