100 Gb/s High Throughput Serial Protocol (HTSP) for Data Acquisition Systems with Interleaved Streaming
随着帧大小和刷新率的增加，对现场可编程门阵列（FPGA）数据传输的需求多年来一直在增加。随着带宽需求的增加，使用“软”可编程逻辑实现数据传输协议层的能力变得更加困难，并且开始需要硬化IP块实现。为了减少物理链路和互连的数量，数据采集系统通常需要在同一链路上交错流（例如，流数据和流寄存器访问）。本文提出了一种利用现有的FPGA加固IP模块来实现鲁棒的、低延迟的100 Gb/s点对点链路的方法，该链路具有最小的可编程逻辑开销，适合于具有交织流要求的数据采集系统的需求。
2022-06-22 cs.AR physics.ins-det
A Modular Data Acquisition System using the 10 GSa/s PSEC4 Waveform Recording Chip
我们描述了一个模块化的多通道数据采集系统的基础上，5 - 15千兆采样每秒波形记录芯片PSEC4。该系统架构采用FPGA嵌入式系统控制和在线数据处理两级硬件。前端单元是一个30通道电路板，包含5个PSEC4 ASIC、时钟抖动清除器和控制FPGA。前端信号路径的模拟带宽为1.5 GHz。每个通道都有一个在FPGA中监控的片内阈值电平触发器，可以根据该触发器形成灵活的片上触发决策。为了测量更大的通道数，设计了一个"后端" 6U VME 32控制卡。它被称为“中央卡”，它集成了Altera Arria-V FPGA，每个板使用一条或两条CAT5网络电缆管理多达8个前端卡，通过自定义串行协议传输时钟和通信数据包。除了VME接口外，还可以通过USB、以太网或双SFP链路从中央卡读取数据。中央卡可以配置为主卡或从卡，允许一个主卡接收来自多达8个从卡的数据，每个从卡管理8个30通道的前端卡，允许单个VME机箱控制多达1920个通道的PSEC4芯片。
2016-07-08 hep-ex physics.ins-det
FPGA implementation of a DCDS processor
在Xilinx Artix FPGA上实现了一个实验性的数字相关双采样器（DCDS）视频处理器。它使用Opal Kelly XEM 7010-A50模块，该模块带有集成的USB 2接口，可轻松连接到数据采集PC。FPGA已经耦合到一个双16位20 Msps的ADC和视频前置放大器。在FPGA的控制下，由高速DAC提供一个合成的CCD视频波形。VHDL定义的硬件实现了差分平均器算法，该算法已被证明可以在宽范围的读出速度上提供最佳的信噪比。该项目中开发的硬件旨在最终集成到基于Xilinx Zynq的系统中，该系统结合了CCD控制器和基于Linux的数据采集系统的功能。
2018-07-13 astro-ph.IM physics.ins-det
FPGA code for the data acquisition and real-time processing prototype of the ITER Radial Neutron Camera
ITER径向中子照相机（RNC）诊断的主要作用是在高达500 s的持续时间内以高峰值计数率实时测量等离子体中子发射率剖面。由于前所未有的高性能条件，在确定关键问题后，选择了一系列活动，重点是开发高优先级原型，能够在最终RNC设计之前提供这些问题的答案。本文介绍了选定的活动之一：RNC数据采集原型的专用FPGA代码的设计，开发和测试。FPGA代码的目的是获取，处理和实时存储的中子和伽马脉冲的探测器位于准直视线查看极向等离子体部分从ITER赤道端口插头1。使用的硬件平台是来自Xilinx的评估板（KC 705），该评估板携带IPFN FPGA夹层卡（FMC-AD 2 -1600），该夹层卡具有12位分辨率采样高达1.6 GSamples/s的2个数字化仪通道。该代码使用下采样配置执行适当的输入信号调节至400 MSamples/s，应用专用算法进行脉冲检测、滤波和堆积检测，并包括两个同时运行的不同数据路径：i）基于事件的数据路径，用于脉冲存储; ii）实时处理，采用专用算法进行脉冲形状鉴别和脉冲高度谱。为了实现连续的数据吞吐量，两个数据路径都通过两个不同的PCIe x8直接内存访问（DMA）通道流式传输到主机。
2018-06-15 physics.ins-det
Low resource FPGA-based Time to Digital Converter
时间数字转换器（TDC）是粒子物理实验中非常常用的器件。可以采用许多“现成的”TDC，但是定制数据采集（DAQ）系统的必要性使得在现场可编程门阵列（FPGA）上实现的TDC是理想的。到目前为止，开发的大多数架构都是基于精度低至10 ps的抽头延迟线，这需要管理高FPGA资源使用率和非线性问题。通常这种精度是不必要的;在这种情况下，具有低资源占用的TDC架构是优选的，允许在同一设备上实现数据处理系统和其他实用程序。为了重建KLOE-2（KLOng实验2）中高能标记器（HET）标记的伽马-伽马物理事件，我们需要测量电子和正电子从KLOE-2相互作用点（IP）到我们的标记站（相距11 m）的飞行时间（TOF）。所需的分辨率必须优于聚束间距（2.7 ns）。在Xilinx Virtex-5 FPGA上实现了32通道TDC，精度为255 ps，非线性度低，同时实现了嵌入式数据采集系统和KLOE-2在线FARM接口。
2012-12-08 hep-ex physics.ins-det
The MicroTCA fast control board for generic control and data acquisition applications in HEP experiments
为了提供通用的时钟、触发和控制功能，满足高能物理实验对数据传输性能的要求，设计了一种基于高级夹层卡（AMC）规范的MicroTCA快速控制板（uFC）。uFC围绕Xilinx Kintex-7 FPGA构建，为用户提供了一个具有数据存储器、参考时钟、触发器和SFP+（小型可插拔）连接的平台，这些都是一般实验所需的。此外，它还可以访问两个板载FPGA夹层卡（FMC）插槽，这些插槽具有大量可配置I/O和高达10 Gbps的高速链路。本文介绍了第一套预生产原型的测试结果，并报告了在中国高能光子源中的应用情况。
2018-06-24 hep-ex physics.ins-det
Intermodular Configuration Scrubbing of On-detector FPGAs for the ARICH at Belle II
基于SRAM的FPGA具有可重构、实时处理和多千兆数据传输等特点，在高能物理实验中越来越多地采用FPGA实现探测器上数字电子学。配置中的辐射诱发单粒子扰乱会妨碍正确操作，因为它们可能会改变编程的路由路径和逻辑功能。在大多数触发和数据采集系统中，来自多个前端模块的数据集中到单个板中，然后将数据传输到后端电子设备进行采集和触发。由于前端模块是相同的，它们托管相同的FPGA，这些FPGA使用相同的比特流进行编程。在这项工作中，我们提出了一种新的洗涤器能够纠正辐射引起的软错误的配置基于SRAM的FPGA的多数表决在不同的模块。我们展示了这个系统的应用程序的读出电子的气凝胶环成像CHerenkov（ARICH）子探测器的Belle 2实验在SuperKEKB的KEK实验室（日本筑波）。我们讨论了该系统的体系结构及其在Virtex-5 LX 50 T FPGA中的实现，在集中器板中，用于校正多达6个Spartan-6 LX 45 FPGA的相关前端模块的配置。我们讨论了故障注入和中子辐照测试的结果在TRIGA反应堆的约瑟夫斯特凡研究所（卢布尔雅那，斯洛文尼亚），我们比较我们的解决方案的性能Xilinx软错误缓解控制器。
2020-10-30 hep-ex physics.ins-det
Radiation-Tolerant, High-speed Serial Link Design with SRAM-based FPGAs
基于SRAM的FPGA实现的高速串行链路在高能物理实验的触发和数据采集系统中得到了广泛的应用。通常，它们的应用仅限于探测器外，主要是由于基于SRAM的FPGA对辐射故障（单粒子翻转）的敏感性。然而，设备对辐射环境的耐受性可以通过采用专用的缓解技术来实现，例如信息冗余、硬件冗余和配置清理。在这项工作中，我们讨论了基于Xilinx Kintex-7 FPGA的6.25 Gbps双向串行链路的设计。通过上述所有方法保护链路免受单事件扰乱。自同步加扰器用于DC平衡和数据随机化，而随后的Reed-Solomon编码器/解码器检测并纠正传输数据中的突发错误。采用交织技术进一步提高了线路码的纠错能力。此外，为了充分利用可用带宽和应对不同的辐射引起的故障率，链路可以调制的保护水平的里德所罗门码。链路的可靠性也通过帧对齐块上的模块冗余来提高。此外，在同一FPGA上，洗涤器实时修复损坏的配置帧。我们提出了使用故障注入方法进行的测试结果。我们显示的平均故障间隔时间（MTBF）和故障容忍度方面的链路的性能。
2018-06-26 hep-ex physics.ins-det
Data Acquisition System for the CALICE AHCAL Calorimeter
本文介绍了未来国际直线对撞机高颗粒模拟强子量能器（AHCAL）的数据采集系统。开发的DAQ链有几个聚合阶段，并可扩展到AHCAL检测器设计所预见的800万个通道。最大的聚合设备Link Data Aggregator拥有96个HDMI连接器、4个Kintex7 FPGA和一个中央Zynq片上系统。架构和性能的结果，详细显示。DESY测试梁的经验与一个小的探测器原型组成的15个探测器层。
2017-03-06 hep-ex physics.ins-det
Architectural Solutions for High-Speed Data Processing Demands of CERN LHC Detectors with FPGA and High-Level Synthesis
针对高亮度 LHC 的高速数据处理挑战，本文研究利用 HLS 从 C++ 生成 FPGA 硬件实现 tau 轻子触发算法，并比较多种架构与优化方案。
2024-10-27 cs.AR physics.ins-det
Development of a new high-speed data acquisition system prototype for SOI pixel detector using SiTCP-XG, a 10-gigabit Ethernet network processor
我们正在开发一种新的读出板与新一代的现场可编程门阵列（FPGA）和10千兆以太网，以提高现有的读出板的性能和可用性的基础上的1千兆以太网。在这个新的读出板中，实现了支持10千兆以太网的SiTCP-XG网络处理器。SiTCP是一种在FPGA上运行的网络处理器电路，SiTCP-XG是新开发的支持10千兆以太网的SiTCP版本。在开发新板之前，我们使用Xilinx FPGA评估板KC 705构建了一个原型系统来评估SiTCP-XG。该原型系统用SOI像素检测器进行了测试，SOI像素检测器在PhotonFactory（KEK）的同步加速器光束线处具有425，984（列832 X行512矩阵）像素和17 X 17 μ m的像素尺寸。这是该系统X射线成像的首次测试。结果表明，该系统传输速率稳定在682 Mbps（相当于100 fps的帧速率，受探测器工作参数限制），传输速率稳定在2.4 Gbps（相当于350 fps，受探测器性能限制的最大速率）。这些结果表明，SiTCP-XG系统具有足够的传输性能，以覆盖SOIPIX检测器的性能。
2022-07-09 hep-ex physics.ins-det
NIOS II Soft-Core Processor and Ethernet Controller Solution for RPC-DAQ in INO ICAL
本文提出基于NIOS II软核处理器和以太网控制器的RPC-DAQ系统，用于INO-ICAL实验中28,800个阻性板室单元的数据采集、监测与高压控制，实现高效网络化DAQ。
2025-01-01 hep-ex physics.ins-det
The design of high-speed data transmission method for a small nuclear physics DAQ system
在设计小型核实验数据采集系统时，需要在现场可编程门阵列（FPGA）和ARM 11微控制器之间进行大量的数据高速传输。然而，如何击败目标是一个复杂的问题。本文将介绍一种实现高速数据传输的方法。通过这种方式，FPGA被设计为从前端电子设备（FEE）获取大量数据并将其发送到ARM 11，ARM 11将通过TCP/IP协议将数据传输到其他计算机。本文主要介绍了FPGA与ARM 11高速传输的接口设计、FPGA的传输逻辑和ARM 11的驱动程序。研究表明，该方法在理论上可使FPGA与ARM 11之间的最大传输速度达到50 MB/s，而在核物理实验中，该系统可实现2.2MB/s的数据采集速度。
2013-04-11 cs.OH physics.ins-det
The CuboDAQ Data Acquisition System
本文介绍面向 SiPM 探测器的定制数据采集系统 CuboDAQ，采用 TOFPET2 ASIC 与 FPGA 模块并配套完整软件，实现高吞吐率同步读出，已应用于 SND@LHC 等场景。
2024-12-02 hep-ex physics.ins-det
Two FPGA Case Studies Comparing High Level Synthesis and Manual HDL for HEP applications
核科学中的实时数据采集系统通常依赖于高速逻辑设计来达到快速数据速率的要求。它们主要用硬件描述语言（HDL）编码。然而，近年来出现了高级综合（HLS）编译器，其显著优点是它们依赖于广泛的C/C++语法。本文的目的是概述HDL和C/C++ HLS为基础的核科学中使用的两个实时数据采集模块的设计之间的差异。第一个模块是实时水晶识别模块，第二个模块是紧凑的事件时间戳排序模块。该评估由经验丰富的VHDL程序员完成，之前没有接受过HLS培训。对于晶体识别模块，HDL和HLS版本具有相同的事件处理间隔，并且HLS实现消耗的查找表和触发器是HDL版本的两倍。另一方面，HLS版本花了一半的时间来编写和调试。对于排序器模块，HLS版本需要大约3到4倍的逻辑资源，处理间隔稍长。与原始HDL代码相比，它也在一半的时间内完成。虽然仍然可以探索不同的编译器指令，以提高这些设计中的源代码清晰度，资源使用率和时序收敛，但该试验表明，HLS是核和等离子体科学实时系统自定义HDL实现的一种令人信服的替代方案。
2018-06-24 hep-ex physics.ins-det
High-speed data transfer with FPGAs and QSFP+ modules
我们目前的测试结果和表征的数据传输系统的基础上，最后一代FPGA和商业QSFP+（四小型可插拔+）模块。QSFP+标准定义了一种可热插拔的收发器，采用铜缆或光缆组件，聚合带宽高达40 Gbps。我们实现了一个基于商业开发卡的完整测试平台，该开发卡安装了Altera Stratix IV FPGA，具有24个8.5 Gbps串行收发器，以及一个托管三个QSFP+模块的自定义夹层。我们目前的测试结果和信号完整性测量高达12 Gbps的聚合带宽。
2011-03-01 physics.comp-ph physics.ins-det
Noise-Tolerant Streaming Real-Time Data Acquisition Fabric for Pulsed Accelerators
已经开发了一种噪声容忍数据通信结构，以满足下一代脉冲加速器（例如Next Linear Collider（“NLC”））处的快速反馈回路、机器保护系统、脉冲到脉冲排序和机器实验通信的实时数据采集和控制要求。该结构由“平台”或“片上系统”现场可编程门阵列（“FPGA”）构成，该FPGA包含嵌入式处理器、块存储器和经由用于标准网络（诸如千兆以太网）的点对点光纤物理链路的阵列互连的多千兆串行收发器。基于FPGA的链路硬件将不同优先级的消息分段为连续的固定长度数据信元序列，用包含较高优先级业务的消息中断较低优先级消息的信元流。通过将每个单元的几乎一半的内容专用于Reed-Solomon前向纠错码（“ECC”）数据来提供高水平的噪声容限。进一步的可靠性是通过硬件实现的算法，逐个细胞的接收确认，接收超时和可调的往返传播延迟后的重传，并为每个优先级单独的背压流量控制。
2002-12-28 physics.ins-det
Design of the Compact Processing Module for the ATLAS Tile Calorimeter
LHC将从2025年开始进行重大升级，升级为高亮度LHC（HL-LHC），将瞬时亮度提高到标称值的5至7倍。第二阶段升级（2025-2027）将要求ATLAS实验的触发和读出电子设备在HL-LHC施加的严格条件下运行。在这次升级中，TileCal的探测器上和探测器外读出电子设备将完全更换为新的数据采集器，为ATLAS触发系统提供全粒度信息。紧凑型处理模块负责LHC束流交叉时钟向探测器的分配，探测器上电子设备的配置，数据采集，细胞能量重建以及数据传输到TDAQ接口（TDAQi）。CPM被设计为AMC形状因子板，配备8个Samtec FireFly模块用于与探测器通信，一个Xilinx Kintex UltraScale FPGA用于数据采集和处理，一个Xilinx Artix 7 FPGA用于慢速控制和监控，以及其他子系统用于为FPGA和通信生成高质量时钟。与探测器上电子设备的高速通信通过32千兆位收发器链路实现，以9.6 Gbps接收探测器数据并以4.8 Gbps传输命令和LHC时钟，而重建的细胞能量通过4个全模式链路传输到TDAQi。触发数据通过FULL模式链路经由FELIX网络传输到ATLAS TDAQ系统。本文介绍了ATLAS瓦式热量计第二阶段升级的紧凑处理模块的设计以及第一批样机的结果和经验。
2020-11-05 hep-ex physics.ins-det
Development of an FPGA-based realtime DAQ system for axion haloscope experiments
建立了一个用于CULtASK轴子晕圈观测实验的实时数据采集系统。CULtASK是一个使用谐振腔寻找宇宙轴子的实验，在极高的磁场和超低温下，通过逆普里马科夫效应在几GHz频率范围内探测轴子转换产生的光子。所构建的数据采集系统采用现场可编程门阵列（FPGA）进行数据处理和快速傅立叶变换。这种设计以及专为实时数据传输而设计的自定义以太网数据包可实现100%的DAQ效率，这是与商用频谱分析仪相比的关键特性。该数据采集系统是针对轴子实验中的射频信号检测而优化设计的，具有100 Hz的频率分辨率和500 kHz的分析窗口。DAQ系统在100，000次测量中的平均噪声水平约为-111.7 dBm。从伪数据分析，证实了由于使用该实时DAQ系统重复和平均测量而导致的信噪比的改善。
2021-11-06 hep-ex physics.ins-det
A multi-channel DAQ system based on FPGA for long-distance transmission in nuclear physics experiments
随着电子科学技术的发展，电子数据采集系统在核物理实验中的应用越来越广泛。工作站经常被研究人员用于数据存储、数据显示、数据处理和数据分析。然而，在核物理实验中，工作站通常与探测器相隔几公里甚至几十公里。因此，需要一种能够长距离传输数据的数据采集系统。本文设计了一种适用于高速、高精度采样的数据采集系统，用于远程数据传输。采用8通道24位同步采样模数转换器AD7779实现高速高精度采样，最高采样速度可达16 kSPS。ADC负责采集来自探测器的信号，送入现场可编程门阵列（FPGA）进行处理，并通过光纤远距离传输到工作站。FPGA作为数据采集系统的中央处理单元，提供了强大的计算能力和足够的灵活性。该系统最突出的特点是基于流式传输方式的实时海量数据传输、基于检错纠错的高可靠数据传输和高速高精度数据采集。测试结果表明，该系统能够在1Gbps的带宽下稳定地传输数据。
2018-06-24 eess.SP physics.ins-det
Highly-Multiplexed Superconducting Detector Readout: Approachable High-Speed FPGA Design
本文介绍了一种高复用超导探测器读出器的设计和初步性能。读出系统在Xilinx ZCU111 RFSoC评估板上实现。目前的设计使用12%的DSP、60%的LUT、20%的FF和30%的BRAM，时序为512 MHz。该系统使用两个集成ADC和DAC，以4.096 GSPS运行，读取2，048个超导探测器。这项工作的目标是每板处理的超导探测器数量增加2倍，功率比以前的读出方案减少80%。该开源设计利用现代FPGA生产力工具，包括Vivado高级合成来创建所有自定义IP块，PYNQ来测试和验证单个IP并开发Python驱动程序，Vivado ML智能设计工具来关闭时序。我们强调实现定时关闭没有自定义HDL的策略，我们希望是有用的超导设备组希望利用FPGA在高性能应用中，没有专门的FPGA设计知识。
2022-03-30 astro-ph.IM cs.ET physics.ins-det
A Low-Cost, Low-Power Media Converter Solution for Next-Generation Detector Readout Systems
针对HL-LHC时代高能物理数据采集系统中高端FPGA收发器利用率不足的问题，本研究评估低功耗低成本FPGA器件，实现基于lpGBT前端协议和10千兆以太网读出协议的读出后端，并以LHCb Run 4 RICH探测器为案例验证，为下一代探测器读出系统提供替代方案。
2025-02-13 hep-ex physics.ins-det
Real-time Inference with 2D Convolutional Neural Networks on Field Programmable Gate Arrays for High-rate Particle Imaging Detectors
我们提出了一个自定义实现的二维卷积神经网络（CNN）作为一个可行的应用程序，实时数据选择高分辨率和高速率的粒子成像探测器，利用高端现场可编程门阵列（FPGA）的硬件加速。为了满足FPGA资源限制，使用KerasTuner优化了两层CNN的准确性和延迟，并进一步使用网络\textit{quantization}来最小化网络的计算资源利用率。我们使用“机器学习高级合成”（\textit{hls4ml}）工具在Xilinx UltraScale+ FPGA上测试CNN部署，该FPGA技术是未来深地中微子实验（DUNE）远探测器前端读出系统的一种建议。我们评估了网络的准确性，估计了延迟和硬件资源的使用，并评论了在拟议的DUNE数据采集系统中应用CNN进行实时数据选择的可行性。
2022-01-14 hep-ex physics.ins-det
High-Speed Serial Optical Link Test Bench Using FPGA with Embedded Transceivers
本研究基于带嵌入式收发器的FPGA开发了高速串行光链路误码率测试台，验证了5Gbps下的性能，测得其接收器灵敏度与商用测试仪相当，还分析了8B/10B协议的误码特性。
2024-01-28 physics.ins-det
Configuration Redundancy for Enhanced Reliability in SRAM-based FPGAs
高能物理实验中的触发和数据采集系统中的数字探测器外电子学通常采用基于SRAM的FPGA实现，这使得可重构、实时处理和多千兆位串行数据传输成为可能。此类器件的探测器上使用主要受限于其对辐射诱导扰乱的配置敏感性，这可能会改变编程的路由路径和可配置元件。在这项工作中，我们展示了一种新的技术，用于提高基于SRAM的FPGA的使用，也用于检测器上的应用。我们展示了我们的解决方案的基准设计，包括三重模块冗余设计和串行链路（无冗余）运行在5 Gbps，实现在Xilinx Kintex-7 FPGA的演示。我们在Nazionali del Sud（意大利卡塔尼亚）进行了62 MeV质子束的辐照试验。结果表明，我们的擦洗技术使得有可能检测和纠正所有的辐射引起的不安后，总注量高于$10^{12}cm^{-2}$。对于冗余基准测试设计和串行链路，在清除损坏的配置位并重置电路后，始终可以恢复正确的功能。
2018-06-25 hep-ex physics.ins-det
Real-time Data Acquisition and Processing System for MHz Repetition Rate Image Sensors
粒子加速器的优化目标之一是达到尽可能高的束流峰值电流。为了实现这一点，通过加速器传播的电子聚束应该沿着其行进方向保持相对较短。为了更好地理解束流的组成，重要的是评估沿微米级包的电荷分布。电光探测器（EOD）的任务是在激光脉冲的光谱上压印光束电荷轮廓。然后用基于衍射光栅的分光计提取电荷分布的实际测量值。本文重点介绍了所研制的高速光学测线仪（HOLD）数据采集和处理系统。它是一个1D图像采集系统，解决了与使用FPGA器件捕获，缓冲，处理和传输大数据流相关的几个挑战。它基于AXI接口实现了延迟优化的自定义架构。HOLD器件实现为FPGA夹层卡（FMC）载体，具有单个高引脚数连接器，用于托管KIT KERO PSO检测器。本文提出的解决方案可能是世界上最快的线阵相机之一。由于其定制架构，它能够捕获每秒至少10倍以上的帧比最快的可比商用设备。
2018-06-27 physics.ins-det
Application of FPGA Acceleration in ADC Performance Calibration
近年来，高速、高分辨率的模数转换器（ADC）在许多物理实验中得到了广泛的应用，特别是在高精度的时间和电荷测量中。数字化数据量的快速增长需要更快的计算速度。FPGA加速以其流处理和并行处理的特点在数据处理中有着诱人的应用前景。介绍了一种基于FPGA加速的ADC性能校准应用。FPGA从PC存储器中读取ADC数字化数据流，进行处理，然后将处理结果写回PC存储器。采用PCIE总线提高数据传输速度，采用浮点算法提高精度。测试结果表明，与传统的基于C语言的CPU处理方法相比，FPGA加速可以减少ADC性能校准的处理时间。该框架基于PCIe的FPGA加速方法可应用于未来大型ADC阵列物理实验的分析和仿真，如CCD摄像机和波形数字化读出电子学校准。
2018-06-10 eess.SP physics.ins-det
Multi-Input Multi-Channel Analyzer (MIMCA) using universal FPGA board
由于摩尔预测（“每两年集成电路上的晶体管密度增加一倍”），电子技术的快速变化，核应用仪器的发展非常迅速。维护理念也相应地发生了变化，从电子元件级的维修转向软件解决方法，这导致定制应用程序以满足当地需求。因此，马达加斯加国家原子能机构开发了一些仪器研发项目，以支持和适应当地的需要：一个例子是使用Jülich的UNIO 52标准板的基于FPGA的多输入多通道分析仪，该分析仪可用于加强放射性核素测量和样品分析的能力和加快例行程序。MIMCA性能的测试结果（线性度，计数率精度测试）表明，可配置的数字系统可以作为一个替代的问题相比，品牌的采集设备，这是非常昂贵的，有限的技术支持，从供应商。
2015-03-09 physics.ins-det
Status of the CALICE DAQ system
本文介绍了一种用于国际直线对撞机（ILC）的粒子流算法量热计样机的数据采集（DAQ）系统。该设计是足够的通用性和可扩展性，使它应该有许多的应用，无论是ILC探测器或其他地方的高能物理一般。DAQ系统将使用FPGA实现，并使用现成的组件和带有可编程FPGA的网络硬件构建。DAQ系统的软件是基于现有的框架，DOOCS，这是一个服务器/客户端面向对象的系统。本报告介绍了该项目的设计理念、现状及其目标。
2009-01-26 hep-ex physics.ins-det
Fast inference of deep neural networks in FPGAs for particle physics
Fermi National Accelerator Laboratory（费米国家加速器实验室）；Massachusetts Institute of Technology（麻省理工学院）；CERN（欧洲核子研究中心）；University of Illinois at Chicago（伊利诺伊大学芝加哥分校）
大型强子对撞机（LHC）的最新结果表明，通过改进实时事件处理技术，增强了物理能力。机器学习方法无处不在，并已被证明在LHC物理学和整个粒子物理学中非常强大。然而，在低延迟、低功耗FPGA硬件中使用这种技术的探索才刚刚开始。基于FPGA的触发和数据采集（DAQ）系统具有极低的亚微秒延迟要求，这是粒子物理学所独有的。我们提出了一个案例研究的神经网络推理的FPGA集中在一个分类器的喷气子结构，这将使，在许多其他的物理场景，搜索新的暗扇区粒子和新的测量的希格斯玻色子。虽然我们关注的是一个具体的例子，但教训是深远的。我们开发了一个基于高级综合（HLS）的软件包，称为hls4ml，用于在FPGA中构建机器学习模型。HLS的使用增加了广泛的用户社区的可访问性，并允许大幅减少固件开发时间。我们绘制了FPGA资源使用和延迟与神经网络超参数的关系图，以确定粒子物理学中的问题，这些问题将受益于使用FPGA执行神经网络推理。对于我们的示例射流子结构模型，我们很好地适应了现代FPGA的可用资源，延迟为100 ns。
2018-06-28 cs.CV hep-ex physics.ins-det
Fast Neural Network Inference on FPGAs for Triggering on Long-Lived Particles at Colliders
Università La Sapienza（罗马第一大学）；INFN Sezione di Roma（意大利国家核物理研究所罗马分部）
针对粒子物理实验的触发需求，提出两种筛选长寿命粒子衰变事件的机器学习算法，经FPGA加速后准确率无损失且满足二级触发延迟要求，验证了异构计算在该领域的应用潜力。
2023-12-19 cs.LG hep-ex physics.ins-det
Development and test of a mini-Data Acquisition system for the High-Luminosity LHC upgrade of the ATLAS Monitored Drift Tube detector
包括ASIC和FPGA板在内的新的前端电子设备正在为ATLAS的漂移管（MDT）探测器开发，以处理高亮度LHC运行中预期的大数据速率和恶劣环境。一个移动数据采集（miniDAQ）系统的设计，以执行这些前端电子集成测试。此外，它还将用于96个小半径MDT（sMDT）室的地面调试，并用于在现有ATLAS MDT室上集成和调试新的前端电子设备。本文详细介绍了miniDAQ硬件和固件。miniDAQ系统也被用来读出新的前端电子sMDT原型室使用宇宙μ子和获得的结果显示。
2022-05-26 physics.ins-det
Low latency optical-based mode tracking with machine learning deployed on FPGAs on a tokamak
Columbia University（哥伦比亚大学）；Fermi National Accelerator Laboratory（费米国家加速器实验室）；Lehigh University（利哈伊大学）；Northwestern University（西北大学）；Drexel University（德雷塞尔大学）
本研究针对托卡马克等离子体MHD模式实时跟踪需求，在HBT-EP实验的高速相机FPGA硬件上部署CNN模型，实现17.6μs低延迟、120kfps高吞吐的n=1模式跟踪，精度优于非深度学习方法，可支撑聚变装置实时控制及其他科学领域应用。
2024-07-09 cs.AR cs.LG physics.ins-det
Scalable FPGA Framework for Real-Time Denoising in High-Throughput Imaging: A DRAM-Optimized Pipeline using High-Level Synthesis
Department of Computer Science and Engineering, Michigan State University（计算机科学与工程系，密歇根州立大学）
本文提出了一种基于FPGA的可扩展实时去噪框架，利用高阶综合和DRAM优化，实现低延迟的图像处理，适用于高吞吐成像应用。
2025-11-25 cs.AR cs.CV cs.DC
Development of a modular and scalable data acquisition system for calorimeters at a linear collider
已经开发了一个数据采集系统，它将读出和控制量热计，作为未来电子-正电子直线对撞机探测器的原型系统。这是一个模块化、灵活且可扩展的DAQ系统，其中硬件和信号都是基于标准的，使用FPGA和串行链路。无背板系统的想法也被追求与一个商业开发板容纳在一台PC和一个链的集中器卡之间的检测器形成的系统的基础。在描述该系统的概念和性能的同时，讨论了它的优点和缺点。
2011-10-04 physics.ins-det
FPGA Based Feedforward System for Photonic Quantum Computing Applications
Q.ANT GmbH（Q.ANT有限公司）；Center for Macroscopic Quantum States (Big Q), Department of Physics, Technical University of Denmark（丹麦技术大学物理系宏观量子态中心（Big Q））；Ingenieurbüro Filgis（Filgis工程事务所）
提出一种基于FPGA的快速前馈系统，结合高量子效率全光纤零差探测器，实现低延迟信号处理，满足连续变量测量基量子信息处理协议对实时性的要求。
2026-06-26 physics.ins-det quant-ph
A vector control and data acquisition system for the multicavity LLRF system for cryomodule1 at Fermilab
ILCTA的8腔低温模块1的LLRF控制和数据采集系统已在VXI主机中使用三个33通道ADC板实现。每个卡专用于腔探头，用于矢量控制、正向功率和反向功率测量。该系统可扩展到24个腔或更多，其中低温模块2和3的调试无需额外的硬件。腔体的信号处理和矢量控制在FPGA和高速数据采集系统中实现，该系统具有多达100个通道，将数据存储在外部SDRAM存储器中。系统支持脉冲和CW模式，脉冲频率为5 Hz。采集的数据在脉冲之间传输到辅助系统，例如通过VXI slot0控制器的压电控制器。对矢量控制系统的性能进行了评价，并介绍了系统的设计。
2012-07-20 physics.acc-ph physics.ins-det
Fakernet -- small and fast FPGA-based TCP and UDP communication
数据采集系统的一个共同主题是将数据从数字化前端模块传输到稳定的存储和在线分析。如今，一个不错的选择是将其建立在无处不在、商业化和廉价的以太网技术基础上。提出了一种固件构建块，该固件构建块使用数据流架构将前端电子设备的FPGA变成TCP数据源和UDP控制接口。总体性能目标是能够使1 Gbps网络链路饱和，同时使用很少的FPGA资源。目标是用普通以太网设备取代定制数据总线和协议的使用。这些目标是通过刚刚足够的一致性来实现的，使得在与这里提出的Fakernet系统接口的PC设备中不需要特殊的驱动器。一个重要的设计选择是在内部将所有数据包数据作为16位字处理，从而降低时钟速度要求。有利的情况是，即使在1Gbps的速度下，对于本地网段，往返时间通常远低于500微秒。因此，不超过50 kiB的未确认数据需要在传输中，允许在没有TCP窗口缩放的情况下使网络链路饱和。到目前为止，Fakernet系统已被证明在11.7 MB/s的TCP输出数据下使100 Mbps链路饱和，并且能够以超过450 kword/s的速度进行32位控制寄存器访问。
2020-03-27 cs.NI physics.ins-det
Data acquisition system for a 146-channel counter of protons in particle therapy
该大学和都灵国家核物理研究所开发了一个质子计数器原型，用作粒子治疗中的在线注量束监测器。单粒子识别方法旨在相对于最先进的气体电离室提高灵敏度和读出速度。敏感区域为2.7 x 2.7 cm ^2，以覆盖临床射束截面，其特征在于等中心处的半峰全宽约为1 cm。该传感器是一个薄的低增益雪崩二极管分段在146条180微米的间距和50微米的有效厚度，设计和生产的布鲁诺凯斯勒基金会（特伦托，意大利）。识别每个条带提供的单个质子信号的前端读出基于24通道定制ASIC（称为ABACUS），该ASIC经过优化，可区分宽电荷范围（3-150 fC）内的信号脉冲，最大死区时间为10 ns。根据这些规格，在临床能量范围（60-230 MeV）内的最大注量率为10^8 p/（cm^2s）时，考虑到上述硅条，可实现小于1%的最大堆积计数效率。开发了容纳6个ABACUS芯片以读出146个条带的前端板，数字输出被发送到3个FPGA（Kintex 7）用于计数。LabVIEW程序实现了与FPGA的接口，在线显示每个条带的计数率，并存储数据用于离线分析。
2022-05-06 physics.ins-det physics.med-ph
