Local Rank Modulation for Flash Memories II
为了克服秩调制的缺点，最近提出了局部秩调制方案来表示闪存中的信息。对于具有$s$划分$n$的$0 < s\leq t\leq n$，$(s,t,n)$ -LRM方案是局部秩调制方案，其中通过大小为$t$的滑动窗口局部地循环地查看$n$单元，从而产生需要较少比较和较少不同值的小排列序列。两个这样的窗口之间的间隙等于$s$。在这项工作中，编码，解码和渐近枚举的$(1,3,n)$ -LRM计划进行了研究。所提出的技术对$(1,t,n)$ -LRM、$t > 3$有一定的推广，但证明会变得更加复杂。枚举问题也作为一个纯粹的组合问题。最后，证明了一个猜想：一个等重$(1,2,n)$ -LRM格雷码的码长至多为$2n$ .
2014-04-20 cs.IT math.IT
Local Rank Modulation for Flash Memories
为了克服秩调制的缺点，最近提出了局部秩调制方案来表示闪存中的信息。对于具有$s|n$的$s\leq t\leq n$，$(s,t,n)$ -LRM方案是局部秩调制方案，其中通过大小为$t$的滑动窗口来局部地查看$n$单元，从而导致需要较少比较和较少不同值的小排列序列。两个窗口之间的距离等于$s$。为了得到最简单的硬件实现，提出了尺寸为2的滑动窗口的情况。Gray码和等重Gray码是为了充分利用该方案的代表能力而提出的。本文给出了$(1,2,n)$ -LRM方案中循环等重格雷码的一个严格上界，其中码重等于$2$.研究了$(1,3,n)$ -LRM方案的编码、译码和枚举。
2013-11-19 cs.IT math.IT
Storage Coding for Wear Leveling in Flash Memories
闪存是由单元块组成的非易失性计算机存储器，其中每个单元被实现为NAND或NOR浮栅。NAND闪存是目前使用最广泛的闪存类型。在NAND闪存中，每个单元块都由许多页组成;即使重写单个页也需要擦除和重新编程整个块。块擦除决定了闪存的寿命和效率。因此，当NAND闪存中的数据被重组时，最小化实现期望的数据移动所需的块擦除的总数是重要的目标。这就引出了本文研究的闪存数据移动问题。我们表明，编码可以显着减少数据移动所需的块擦除的数量，并提出了几个最佳或接近最佳的数据移动算法的基础上，从编码理论和组合学的想法。特别是，我们表明，排序为基础的（非编码）计划至少需要O（nlogn）擦除n块之间移动数据，而编码为基础的计划只需要O（n）擦除。此外，基于编码的方案仅使用一个辅助块，这是最好的可能，并且在n+1个块中的每个块中的擦除的数量之间实现良好的平衡。
2009-11-20 cs.IT math.IT
Rewriting Flash Memories by Message Passing
为了解决闪存的可靠性和持久性问题，构造了一种结合重写和纠错的WOM码。我们认为重写模型，是闪存应用程序的实际利益，只有第二次写入使用WOM代码。我们的WOM码构造基于LDGM码的二进制擦除量化，其中重写使用消息传递，并且在实践中具有与LDPC码共享高效硬件实现的潜力。我们表明，编码方案实现的重写模型的能力。大量的仿真结果表明，我们的方案的重写性能媲美极性WOM码的速率区域，需要高的重写成功概率。我们进一步增强我们的编码方案的纠错能力。通过绘制一个连接的共轭码对研究的背景下，量子纠错，我们开发了一个通用的框架，用于构建纠错WOM码。在这个框架下，我们给出了一个明确的WOM码的结构，其码字包含在BCH码。
2015-02-01 cs.IT math.IT
Geometric WOM codes and coding strategies for multilevel flash memories
本文研究了一次写入存储器（WOM）代码在闪存存储中的设计和应用。利用Merkx（'84）的思想，我们给出了一种基于$\mathbb{F}_2$上有限欧氏几何的WOM码的构造.这种结构产生WOM码与新的参数，并提供洞察的标准，关联结构应满足产生良好的代码。我们还分析了适应二进制WOM代码用于多级闪存单元的方法。特别是，我们给出了两种策略的基础上不同的重写目标。这些策略的平均写入性能的简要讨论，以及WOM代码的级联方法也提供了。
2012-05-07 cs.IT math.CO math.IT
Rank-Modulation Rewrite Coding for Flash Memories
当前的闪存技术集中于其静态存储容量的成本最小化。然而，所得到的方法支持相对小数量的编程-擦除周期。该技术对于消费者设备（例如，智能手机和照相机），其中编程擦除周期的数量很小。但是，对于需要大量生命周期写入的企业存储系统来说，这并不经济。本文提出的方法，用于缓解这个问题包括两个关键思想的有效整合：（i）提高可靠性和耐久性表示的信息使用相对值通过秩调制方案和（ii）增加整体（寿命）容量的闪存设备通过重写代码，即，擦除前每个单元执行多次写入。本文提出了一种新的编码方案，结合秩调制和重写。新方案的主要优点包括：（i）每次写入时每个单元存储接近2位的能力，对存储器的寿命影响最小，以及（ii）利用最近提出的容量实现一次写入存储器（WOM）代码的高效编码和解码算法。
2014-12-31 cs.IT math.IT
LDPC Decoding with Limited-Precision Soft Information in Flash Memories
本文研究了低密度奇偶校验（LDPC）码在闪存中的应用。具有不同字线电压的多个单元读取为LDPC解码器提供有限精度的软信息。字线电压（也称为参考电压）的值通过最大化多重读取通道的输入与输出之间的互信息（MI）来优化。约束最大互信息（MMI）量化，以强制执行一个恒定的比例约束提供了一个显着的简化，没有明显的性能损失。我们的仿真结果表明，对于一个设计良好的LDPC码，最大化的互信息的量化也将最小化的帧出错率。然而，必须注意设计代码以在量化信道中良好地执行。为全精度高斯信道设计的LDPC码在量化设置中可能表现不佳。我们的LDPC码设计提供了一个例子，其中量化增加了吸收集的重要性，从而改变了LDPC码应该如何优化。仿真结果表明，精度的小的增加使得LDPC码在帧出错率的范围内显著优于具有可比速率和块长度（但没有软信息的益处）的BCH码。
2012-09-29 cs.IT math.IT
Deep Learning-Aided Dynamic Read Thresholds Design For Multi-Level-Cell Flash Memories
实际的NAND闪存遭受难以预测的各种非平稳噪声。此外，在回读过程中，数据保留噪声引起的通道偏移是未知的。这严重影响了从存储单元的数据恢复。在本文中，我们首先提出了一种新的递归神经网络（RNN）为基础的检测器，有效地检测存储在多级单元（MLC）闪存的数据符号，而无需任何先验知识的通道。然而，与传统的阈值检测器相比，所提出的RNN检测器引入了更长的读取延迟和更多的功耗。为了解决这个问题，我们进一步提出了一个RNN辅助（RNN）动态阈值检测器，其检测阈值可以根据RNN检测器的输出导出。因此，我们只需要在系统空闲时周期性地激活RNN检测器。此外，为了实现纠错码的软判决解码，我们首先展示了如何基于从RNN检测器导出的硬判决读取阈值来获得更多的读取阈值。然后，我们提出了基于整数的可靠性映射的基础上设计的读阈值，它可以产生的软信息的通道。最后，我们提出了将密度进化（DE）结合差分进化算法来优化LDPC编码的闪存通道的读阈值。计算机模拟的结果表明，我们的RNA动态读取阈值设计的有效性，为未编码和LDPC编码的闪存通道，没有任何先验知识的通道。
2019-07-09 cs.IT math.IT
Managing Device Lifecycle: Reconfigurable Constrained Codes for M/T/Q/P-LC Flash Memories
闪存器件正在赢得与磁记录器件的存储密度竞争。这一结果源于物理学的进步，允许每个单元存储超过一位，加上信号处理的进步，减少了物理不稳定性的影响。在存储中使用约束代码以避免有问题的模式。最近，我们介绍了二进制对称字典序约束码（LOCO码）的数据存储和数据传输。本文介绍了简单的约束代码，支持非二进制物理基板，多，三，四，和目前正在开发的五电平单元（M/T/Q/P-LC）闪存。如果有问题的模式随着时间的推移而改变，新的代码可以很容易地修改。这些代码旨在减轻单元间干扰，这是闪存设备中的关键错误来源。错误的发生是浮栅晶体管中和跨浮栅晶体管的寄生电容的结果，导致电荷从被编程到最高电荷电平的单元传播到被编程到较低电平的相邻单元。新的代码被称为$q$ -ary非对称LOCO码（QA-LOCO码），和建设包括以前设计的单级单元（SLC）闪存设备（A-LOCO码）的代码。QA-LOCO码适用于每个单元具有任意数量（$q$）电平的闪存器件。对于$q \geq 4$，我们表明，QA-LOCO码可以实现速率大于$0.95 \log_2 q$信息位每编码符号。编码和解码的复杂性是适度的，重新配置代码就像重新编程加法器一样容易。容量实现率、经济实惠的编码-解码复杂性和易于重新配置性支持M/T/Q/P-LC闪存设备的不断发展，以及生命周期管理，因为这些设备的特征随着时间的推移而变化。
2020-01-08 cs.IT math.IT
Asymmetric LOCO Codes: Constrained Codes for Flash Memories
在数据存储和数据传输中，某些模式在写入（传输）到介质上时更容易出错。在具有二进制数据和双极不归零信令的磁记录系统中，在连续转变之间具有不充分分离的模式加剧了符号间干扰。约束代码用于消除这种容易出错的模式。最近的一个例子是一个新的家庭的能力，实现约束代码，命名为字典序约束代码（LOCO代码）。LOCO码是对称的，即在取模式补时，禁止模式集是封闭的。LOCO码在用于采用块擦除的闪存设备中时，在速率方面是次优的，因为易错模式的互补在这些设备中是无害的。本文介绍了非对称LOCO码（A-LOCO码），这是字典顺序的约束代码，只禁止那些模式是不利于Flash的性能。A-LOCO码也是容量实现的，并且在有限长度下，它们提供比为相同目标设计的现有最先进的约束码更高的速率。A-LOCO码中索引与码字之间的映射-解映射允许比其LOCO对应物更简单的低复杂度编码和解码算法。
2020-02-23 cs.IT math.IT
Rewriting Codes for Flash Memories
闪存是包括单元块的非易失性计算机存储器，其中每个单元可以采用q个不同的值或电平。虽然增加单元电平很容易，但降低单元电平只能通过擦除整个块来实现。由于块擦除是非常不期望的，所以已经设计了编码方案（称为浮动码（或闪存码）和缓冲器码），以便在引起块擦除之前最大化存储在闪存中的信息可以被写入（和重写）的次数。（n，k，t）q闪速码C是用于在$n$单元中存储k个信息比特的编码方案，其方式使得可以在没有块擦除的情况下容纳多达t个写入的任何序列。n个单元中可用电平转换的总数为n（q-1），C的写入不足定义为δ（C）= n（q-1）-t，它是代码接近完美利用所有这些转换的程度的度量。在本文中，我们给出了一个Flash码的构造，当\geq \log_2 k时，写亏数为O（qkPDMATHABMN k），否则写亏数至多为O（k \log^2 k）.（n，r，\ell，t）q缓冲代码是一种编码方案，用于存储r个\ell进制符号的缓冲区，使得对于任何t个符号的序列，都可以成功解码写入的最后r个符号。我们改进了以前的上限上的最大写入次数t的情况下，有一个单一的细胞存储缓冲区。然后，我们展示了如何改进Jiang等人使用多个单元的构造，其中n \geq 2 r。
2012-10-28 cs.IT math.IT
High Performance Non-Binary Spatially-Coupled Codes for Flash Memories
现代密集型闪存设备以非常低的出错率操作，这需要强大的纠错编码（ECC）技术。具有广泛应用的一类新兴的基于图的ECC技术是空间耦合（SC）码类，其中块码被划分成组件，然后将这些组件重新布线多次以构造SC码。在这里，我们的重点是SC码的底层循环为基础的结构。在本文中，我们提出了一个三阶段的方法设计的高性能非二进制SC（NB-SC）码优化实际的Flash通道，我们的目标是最大限度地减少有害的一般吸收集的类型2（GASTs）的设计NB-SC代码的图形。在第一阶段中，我们部署了一种新的分区机制，称为最佳重叠分区，它作用于SC代码的原型图，以产生对应于最小数量的有害对象的最佳分区。在第二阶段，我们应用一个新的循环功率优化器，以进一步减少有害的GAST的数量。在第三阶段中，我们使用权重一致性矩阵框架来操纵边权重，以消除尽可能多的在前两个阶段之后保留在NB-SC代码中的GAST（在代码的未标记图上操作）。仿真结果表明，NB-SC码设计使用我们的方法优于国家的最先进的NB-SC码时，用于Flash信道。
2018-03-11 cs.IT math.IT
Enhanced Precision Through Multiple Reads for LDPC Decoding in Flash Memories
具有不同字线电压的相同闪存单元的多次读取为LDPC解码提供了增强的精度。在本文中，字线电压的优化，通过最大化的互信息（MI）的量化通道。通过几次额外读取获得的增强精度允许FER性能接近全精度软信息的性能，并使LDPC码的性能显著优于BCH码。一个恒定的比例约束提供了一个显着的简化优化，没有明显的性能损失。对于一个设计良好的LDPC码，最大化的互信息的量化也最小化的帧出错率在我们的模拟。然而，对于具有由小吸收集引起的高错误平层的示例LDPC码，MMI量化不提供最低帧出错率。在这种情况下，最佳量化引入了比对于信道MI最佳的擦除更多的擦除，以便减轻不良设计代码的吸收集。本文还确定了LDPC码设计中的权衡，当解码是用多个精度级别执行时;在一个精度级别的最佳代码通常不会是在不同精度级别的最佳代码。
2014-02-18 cs.IT math.IT
When Do WOM Codes Improve the Erasure Factor in Flash Memories?
闪存是一种只写一次的介质，其中对单元进行重新编程需要首先擦除包含它们的块。闪存的寿命是块擦除次数的函数，可以小到几千次。为了减少块擦除的数量，作为最小写入单元的页在存储器中被重写。一次写入存储器（WOM）代码是一种编码方案，其使得能够在擦除之前多次写入块。然而，这些代码具有显著的速率损失。例如，写入两次的速率（具有相同的速率）最多为0.77。在本文中，我们研究WOM码和他们之间的权衡率损失和减少块擦除的数量，当页面均匀随机写入。首先，我们引入了一个新的措施，称为擦除因子，它反映了块擦除的数量和每个块上可以写入的数据量。在我们的分析中的一个关键点是，这种权衡取决于内存中的WOM代码的具体实现。我们考虑两个系统，使用WOM代码，一个传统的计划，通常使用，和一个新的最近的设计，保留了整体的存储容量。虽然第一个系统可以提高擦除因子，只有当存储速率是最多0.6442，我们表明，第二个方案总是提高这个品质因数。
2015-04-22 cs.IT math.IT
Coding scheme for 3D vertical flash memory
最近引入的3D垂直闪存预计是一种颠覆性技术，因为它通过在垂直方向上堆叠单元来克服传统2D平面闪存的缩放挑战。然而，3D垂直闪存遭受称为快速去陷获的新问题，其是快速电荷损失问题。在本文中，我们提出了一个计划，以补偿故意小区间干扰（ICI）的快速去陷的影响。为了正确地控制故意ICI，我们的方案依赖于一种编码技术，该技术在编码阶段结合了快速去陷的边信息。这种技术与众所周知的在具有缺陷单元的存储器中编码的问题密切相关。数值结果表明，该方案可以有效地解决快速脱陷问题。
2015-02-10 cs.IT math.IT
On the Analysis of Reed Solomon Coding for Resilience to Transient/Permanent Faults in Highly Reliable Memories
单粒子翻转（SEU）以及永久性故障可以显著影响数字系统（如存储器和微处理器）的正确在线操作;通过使用模块化冗余和编码，可以使存储器对永久性和瞬时故障具有弹性。在本文中，不同的内存系统进行了比较：这些系统利用单工和双工安排与里德所罗门编码和擦洗的组合。的存储器系统和他们的操作进行了分析，由新的马尔可夫链的动态重构以及错误检测和纠正下发生永久性和瞬时性故障的性能进行表征。对于特定的Reed Solomon码，双工布置允许有效地应对永久性故障的发生，而擦洗的使用允许应对瞬时故障。
2007-10-25 cs.IT math.IT
Efficient Constrained Codes That Enable Page Separation in Modern Flash Memories
本文提出低复杂度、容量接近的读取即运行（RR）约束编码方案，通过仅在左页或最左两页编码来消除易错模式，实现页面分离，提升闪存访问速度并减少冗余。
2023-02-03 cs.IT eess.SP math.IT
Enhancing Data Storage Reliability and Error Correction in Multilevel NOR and NAND Flash Memories through Optimal Design of BCH Codes
针对多级 NOR/NAND 闪存的可靠性问题，本文通过并行、流水线及 XOR 共享优化 BCH 解码器，并经 VHDL 与 Xilinx ISE 验证可降低纠错时间和硬件开销。
2023-07-16 cs.AR cs.IT math.IT
Read-and-Run Constrained Coding for Modern Flash Devices
2015年，固态设备在存储密度上战胜磁性设备，这是物理、架构和信号处理方面多项创新的结果。在这方面，最重要的创新之一是在闪存器件中实现每个单元存储一个以上的位，即，每个电池具有两个以上的电荷水平。约束编码在闪存器件中使用，以通过减轻源于单元之间的电荷传播的单元间干扰来提高可靠性。最近，引入了实现容量的约束代码，以在每个单元具有两个以上电平的现代闪存器件中实现该目的。虽然这些代码通过利用底层物理学导致最小的冗余，但它们导致不可忽略的复杂性增加和访问速度限制，因为页面不能单独读取。在本文中，我们提出了新的约束编码方案，具有低复杂度，并保持理想的高访问速度在现代Flash设备。这个想法是通过只对最左边的页面上的数据进行编码，而不对所有剩余页面上的数据进行编码来消除容易出错的模式。我们的编码方案适用于每个单元的任何级别，提供系统的编码和解码，并且接近容量。由于所提出的方案使分离的页面，我们称之为读和运行（RR）约束的编码方案，而不是采用读和等待其他页面的计划。我们分析了新的RR编码方案，并讨论了它们对不同电荷水平发生概率的影响。我们还证明了通过RR编码实现的性能改善一个实际的三电平单元闪存设备。
2021-11-14 cs.IT eess.SP math.IT
Writing on dirty flash memory
缩小闪存规模的最重要挑战是其增加的单元间干扰（ICI）。如果编码器知道关于ICI的辅助信息，则可以将闪存通道视为类似于Costa的“在脏纸上书写”（脏纸编码）。“我们首先解释为什么闪存由于ICI而变脏。然后，我们表明，“脏闪存“可以改变为“存储器与有缺陷的细胞”模型，通过使用只有一个预读操作。闪存中写入和擦除操作之间的不对称性在这种变化中起着重要作用。基于“有缺陷单元的记忆”模型，我们证明了加性编码可以通过使用边信息来显著提高解码失败的概率。
2014-10-07 cs.IT math.IT
Asymmetric Error Correction and Flash-Memory Rewriting using Polar Codes
我们提出了两种通信设置有效的编码方案：1。不对称信道，以及2.信道具有通知的编码器。这些设置在非易失性存储器以及光学和广播通信中很重要。这些方案基于非线性极化码，它们建立在这些设置的基础上并改进了最近的工作。在非对称通道中，我们解决了以前已知的计划，导致使用大型布尔函数的指数存储要求。提出了一种改进的方案，该方案在满足多项式计算复杂性和存储要求的情况下达到了非对称信道的容量。所提出的非线性计划，然后推广到设置信道编码与一个知情的编码器，使用多编码技术。我们认为具体的情况下，该计划的闪存，将纠错能力与重写。由于所考虑的代码是非线性的，它们消除了先前已知的方案（称为极性一次写入存储器代码）对编码器和解码器之间的共享随机性的要求。最后，我们提到的多编码方案也是有用的广播通信在马顿的区域，改善以前的计划，这种设置。
2015-12-28 cs.IT math.IT
Multipermutation Codes in the Ulam Metric for Nonvolatile Memories
我们解决的问题，多置换码设计的乌拉姆度量的新的存储应用。多排列码适用于单元电荷可能共享相同等级的闪存。细胞电荷的变化表现为误差，其对检索信号的影响可以通过乌拉姆距离来测量。作为我们分析的一部分，我们研究多置换码的汉明度量，被称为常数组合码。然后，我们提出的多置换码的大小和它们的容量的界限，为乌拉姆和汉明度量。最后，我们提出了在乌拉姆度量的多置换码的结构和相应的解码器。
2013-12-08 cs.IT math.IT
The E8 Lattice and Error Correction in Multi-Level Flash Memory
给出了一种利用E8格和Reed-Solomon码实现闪存纠错的结构。由于E8格解码错误是突发的，因此GF（$2^8$）上的Reed-Solomon码是非常适合的。这是一种编码调制，其中，作为八维信号星座的网格的欧几里德距离与代码的汉明距离相结合。该系统与传统的闪存，BCH码使用格雷编码PAM的技术进行了比较。所描述的结构在字错误概率为$10^{-6}$时具有1.6至1.8 dB的性能优势。对于具有3位/单元的未编码数据密度的闪存单元，评估是在2.9位/单元的高数据率下进行的。
2011-02-16 cs.IT math.IT
Coding Scheme for Optimizing Random I/O Performance
用于SSD和移动应用的闪存需要提供高随机I/O性能。这需要使用有效的方案来从随机地址读取小块数据（例如0.5KB - 4KB）。此外，为了成本有效，期望使用高密度多级单元（MLC）存储器，诸如基于每单元3或4位技术的存储器。不幸的是，这两个要求是矛盾的，因为读取MLC存储器（其数据被常规地编码）需要多个感测操作，从而导致缓慢的读取和降级的随机I/O性能。本文介绍了一种新的编码方案，优化随机读取吞吐量，允许读取小数据块从MLC存储器使用一个单一的感测操作。
2012-02-29 cs.IT math.IT
Construction of Fixed Rate Non-Binary WOM Codes based on Integer Programming
在本文中，我们提出了一个非二进制WOM（一次写入存储器）的存储，如闪存代码的建设。本文中讨论的WOM码是固定速率WOM码，其中大小为$M$的固定字母表中的消息可以至少$t^*$次顺序地写入WOM存储器中。在本文中，一个WOM存储建模的状态转移图。拟议的建设有以下两个特点。首先，它包括一个系统的方法来确定状态转移图中的编码区域。第二，建议的建设包括一个标签的方法，通过使用整数规划的状态。利用所提出的结构构造了几种新的适用于2单元$q$级闪存的WOM码。在许多情况下，它们实现了满足已知上限的最差写入次数$t^*$。此外，我们还构造了固定速率的非二进制WOM码，具有降低闪存单元ICI（单元间干扰）的能力。所提出的结构的优点之一是其灵活性。它可以应用于各种存储设备，各种尺寸（即单元数）和各种附加约束。
2017-01-29 cs.IT math.IT
Mutual-Information Optimized Quantization for LDPC Decoding of Accurately Modeled Flash Data
高容量NAND闪存使用多级单元（MLC）来在每个单元中存储多个位并实现高存储密度。更高的密度导致增加的原始出错率（BER），这需要强大的纠错码。低密度奇偶校验（LDPC）码是AWGN信道中一类著名的容量逼近码。然而，LDPC码传统上使用软信息，而闪存读取通道仅提供硬信息。低分辨率软信息可以通过以不同的字线电压执行每个单元的多次读取来获得。我们选择这些字线电压的值，以最大化的互信息的输入和输出的等效多读通道在任何指定的噪声模型。我们的研究结果表明，最大互信息（MMI）量化提供了更好的软信息LDPC解码给定的量化水平比恒定的PDF比量化的方法。我们还表明，调整LDPC码的量化设置的度分布提供了显着的性能改善。
2012-02-07 cs.IT math.IT
Trajectory Codes for Flash Memory
闪存因其固有的不对称性而众所周知：闪存单元的电荷水平容易增加但难以降低。在一般的重写模型中，存储的数据以某些模式改变其值。数据更新的模式由数据结构和应用确定，并且与存储介质所施加的约束无关。因此，需要适当的编码方案，以便在存储介质的约束下有效地更新和存储数据变化。在本文中，我们定义了一般的重写问题，使用图模型。它扩展了许多已知的重写模型，如浮动代码，WOM代码，缓冲区代码等，我们提出了一种新的重写方案，为闪存，称为轨迹代码，重写存储的数据尽可能多的时间没有块擦除。我们证明了轨迹代码是渐近最优的，在广泛的情况下。我们还提出了随机重写代码优化预期的性能（任意重写序列）。我们的重写代码是渐近最优的。
2010-12-24 cs.IT math.IT
Coding for Racetrack Memories
赛道存储器是一种利用纳米线上的磁畴来获得极高存储密度的新技术。在赛道存储器中，每个磁畴可以存储单个比特的信息，该信息可以由读取端口（磁头）感测。存储器具有支持移位操作的带状结构，该移位操作移动要由磁头顺序读取的域。为了提高存储器的速度，以前的工作研究了如何最大限度地减少移位操作的延迟，而同样重要的可靠性，这个操作只得到了很少的关注。在这项工作中，我们设计的代码，打击赛道内存中的移位错误，称为位置错误。也就是说，移位结构域不是无错误的操作，并且结构域可能被过度移位或不被移位，这可以被建模为缺失和粘性插入。虽然可以使用传统的删除和插入纠正代码，我们解决这个问题的特殊结构的赛道内存，其中域可以读取多个头。每个头输出所存储数据的噪声版本，并且多个输出被组合以便重构数据。在这种模式下，我们将表明，它是可能的，最多一位的冗余，$d$删除与$d+1$头，如果头是分开的。对于缺失、粘性插入以及缺失和粘性插入两者的组合的突发提供了类似的结果。
2017-01-24 cs.IT math.IT
Quantizing for Noisy Flash Memory Channels
本文提出联合优化量化与验证电平的集成框架，以最小化均方误差，解决闪存存内计算中噪声引起的可靠性问题，实验验证其显著提升系统可靠性。
2025-06-21 cs.IT eess.SP math.IT
Quasi-Cross Lattice Tilings with Applications to Flash Memory
我们考虑$\R^n$的格子镶嵌的形状，我们称之为一个$(\kp,\km,n)$ -准十字。这样的格形成完美的纠错码，其用正误差和负误差的规定最大幅度（其比率被称为平衡比）来校正单个有限幅度的误差。这些代码可以用于校正闪存中的干扰和保持错误，其特征在于具有有限的幅度和不同的符号。我们构造了任意有理平衡比的完美码的无限族，并给出了$(2,1,n)$ -拟交叉格点拼接的具体构造。这些构造与群分裂和模$B_1$序列有关。我们还研究了准十字格镶嵌参数的界，连接准十字的臂长和维数。我们还证明了限制组分裂，一个具体的情况下，表明$(2,1,n)$准交叉的晶格平铺的参数是唯一可能的。
2011-02-10 cs.IT math.IT
Joint Write-Once-Memory and Error-Control Codes
一次一次写的【形】存储器（W0M）是用于许多现代非易失性存储器（诸如闪存）的模型。最近，已经基于极化编码提出了几种实现容量的WOM编码方案。由于实际的计算机存储系统总是包含噪声的事实，接下来要问的一个自然问题是我们如何推广这些编码方案，使得它们也具有错误控制能力。在本文中，我们讨论了一个联合WOM和差错控制编码方案，这是一个推广的容量实现WOM码基于信源极化。在本文中，我们证明了一个充分必要条件的噪声读取通道是小于测试通道的数据编码在极性WOM编码的噪声。这样的充分必要条件在现实中通常是满足的。由于这一充分必要条件，在数据编码中，与噪声信道相关的高熵集合通常严格包含在与测试信道相关的高熵集合中。因此，低复杂度的极性联合WOM和差错控制码对于大多数实际编码场景是足够的。
2014-11-17 cs.IT math.IT
Endurance-Limited Memories: Capacity and Codes
近年来，诸如\emph{phase change memories}和\emph{resistive random access memories}的\emph{Resistive memories}由于其更好的可扩展性、速度、可重写性以及非易失性而引起了极大的关注。然而，它们的\emph{limited endurance}仍然是一个主要的缺点，在它们可以广泛地应用于大规模系统之前必须加以改进。在这项工作中，为了减少磨损的细胞，我们提出了一种新的编码方案，称为\emph{endurance-limited memories}（\emph{ELM}）代码，增加了这些存储器的耐久性，通过限制单元编程操作的数量。即，\emph{$\ell$-change $t$-write ELM code}是允许将$t$消息写入一些$n$二进制单元同时保证每个单元在最多$\ell$次被编程的编码方案。在$\ell=1$情况下，这些代码与充分研究的\emph{write-once memory}（\emph{WOM}）代码一致。我们研究了这些代码的一些模型，这些代码取决于编码器是否知道每个单元格被编程的次数，只知道存储器状态，甚至不知道任何东西。对于解码器，我们考虑这三种类似的情况。我们充分表征的容量区域和最大总和率的三种模式，编码器知道在每次写入的次数，每个单元被编程。特别是，它表明，在这些模型中的…
2021-09-21 cs.IT math.IT
A Nearly Optimal Construction of Flash Codes
闪存是由单元块组成的非易失性计算机存储器，其中每个单元可以采用q个不同的值或电平。虽然增加单元电平很容易，但降低单元电平只能通过擦除整个块来实现。由于块擦除是非常不期望的，所以已经设计了编码方案（称为浮动码或闪存码），以便在引起块擦除之前最大化存储在闪存中的信息可以被写入（和重写）的次数。（n，k，t）_q闪速码C是用于在n个单元中存储k个信息比特的编码方案，其方式使得可以在没有块擦除的情况下容纳多达t个写入的任何序列（其中写入是k个比特中的任何一个比特中的转变0-> 1或1-> 0）。n个单元中可用电平转换的总数为n（q-1），C的写入不足定义为δ（C）= n（q-1）-t，它是代码接近完美利用所有这些转换的程度的度量。对于k> 6和大的n，以前已知的最好的闪存代码的构造实现了O（qk^2）的写缺陷。另一方面，写不足的最佳已知下限是Ω（qk）。在本文中，我们提出了一个新的建设的闪存代码，接近这个下限内的一个因子对数k。为此，我们首先改进了所谓的“索引”闪存代码，由于江和布鲁克，通过消除需要在江-布鲁克建设的索引单元。接下来，我们通过引入一个新的多级（递归）索引方案来进一步增加写入的数量。然后，我们表明，所产生的闪存代码的写不足是O（qk \log k），如果q \geq \log_2 k，否则至多O（k \log^2 k）。
2009-05-10 cs.IT math.IT
On the Network-Wide Gain of Memory-Assisted Source Coding
一些研究已经确定了大量的冗余网络流量。例如，它表明，随着时间的推移，在服务器的内容中存在大量的冗余。通过在网络中部署存储器单元，可以利用这种冗余来减少网络流量。由此产生的问题是，内存的部署是否会导致网络性能的根本改善。在本文中，我们肯定地回答了这个问题，首先建立了内存辅助源压缩的基本收益，然后将该技术应用于网络。具体来说，我们研究了由一个单一的源和几个随机选择的内存单元组成的随机网络图中的内存辅助压缩的增益。我们发现一个阈值的存储器的数量部署在一个随机图，并表明，如果存储器的数量超过阈值，我们观察到网络范围内的流量减少。
2011-08-21 cs.IT math.IT
Coding for Memory with Stuck-at Defects
在本文中，我们提出了一种编码方案的分区线性分组码（PLBC），掩盖了固定在存储器中的缺陷。此外，我们推导出一个上限和估计的概率掩盖失败。数值结果表明，PLBC可以有效地掩盖缺陷与建议的编码方案。此外，我们表明，我们的上限是非常紧的使用数值结果。
2013-04-17 cs.IT math.IT
Non-Stationary Polar Codes for Resistive Memories
电阻式存储器被认为是一种有前途的存储器技术，其能够实现具有存内计算能力的高存储密度。然而，电阻存储器的读出可靠性受到损害，由于不可避免地存在导线电阻，导致潜路径问题。出于这个问题，我们研究极化编码在不同的可靠性水平的信道，称为非平稳极化码，我们提出了一种技术，提高其比特出错率（BER）的性能。然后，我们将非平稳极化码的框架应用于交叉开关阵列，并在两种建模方法（即二进制对称信道（BSC）和二进制非对称信道（BSC））下评估其BER性能。最后，我们提出了一种技术，偏置的比例高阻态的交叉阵列，并显示其优势，在进一步降低误码率。几个模拟进行了使用SPICE样的模拟器，表现出显着降低误码率。
2019-04-18 cs.IT math.IT
Concatenated Raptor Codes in NAND Flash Memory
针对NAND闪存中的错误控制问题，提出了两种基于固定速率Raptor码的级联编码方案。一个是面向离线恢复不可纠正的页面，另一个是专为页面错误校正在正常读取模式。这两个建议的编码策略假设硬判决解码的内码与内部解码失败产生的外部猛禽码的擦除符号。Raptor码允许对非常长的码字进行低复杂度解码，同时为擦除信道提供接近容量的性能。对于离线页恢复方案，一个完整的NAND块形成Raptor码字，每个内部码字通常由几个Raptor符号组成。一个有效的查找表的策略，设计了猛禽编码和解码，避免使用大型缓冲区的控制器，尽管相当大的规模的猛禽代码。所提出的计划的潜在性能优势进行评估的概率块恢复条件下存在不可纠正的页面。另一方面，在所建议的页面错误校正策略中，使用硬决策迭代乘积码作为内码。在这项工作中采用的特定产品代码是基于行-列级联与多个交叉位，允许使用较长的组件代码。在这种设置中，在行-列代码的每个交叉点内捕获的位的集合充当Raptor符号，并且失败的行代码和列代码的交叉点被声明为擦除。出错率分析表明，相对于现有的基于长BCH码的纠错系统，该级联方案具有显著的性能提升.
2013-12-20 cs.IT math.IT
Write-Once-Memory Codes by Source Polarization
提出了一种基于信源极化的一次一次写的【形】存储器编码方案。通过对待确定的码字应用源极化变换，所提出的WOM编码方案将信息编码成高熵集合中的比特。在本文中，我们证明了所提出的WOM码的容量实现。WOM码已经在现代数据存储系统（例如，闪存）中找到了许多应用。
2014-10-27 cs.IT math.IT
Constrained Coding and Deep Learning Aided Threshold Detection for Resistive Memories
针对ReRAM交叉阵列的潜行路径干扰问题，本文提出约束编码方案区分阵列类型，并设计深度学习辅助阈值检测器，在无需信道先验知识的情况下有效降低干扰、提升误码率性能。
2024-11-19 cs.IT eess.SP math.IT
Optimal Compression for Two-Field Entries in Fixed-Width Memories
数据压缩是在长编码块的设置中被充分研究（并且被充分解决）的问题。但重要的新兴应用程序需要将数据压缩到小的固定宽度的存储器字。这种新的设置是本文的主题。在我们考虑的问题中，我们有两个已知离散分布的源，我们希望找到最大化两个源输出以$L$位或更少位表示的成功概率的代码。这个问题的一个很好的实际用途是存储在固定宽度$L$存储器中的具有两个字段条目的表。这种非常大的表驱动网络交换机和路由器的核心功能。在正式定义问题后，我们用一个有效的代码设计算法来最佳地解决它。我们还解决了在更受约束的情况下，在两个字段中使用单个代码（以节省存储代码字典的空间）的问题。对于这两个代码设计问题，我们发现分解，产生有效的动态编程算法。通过实证研究，我们给出了不同分布和记忆宽度下最优编码的成功概率。特别是，研究表明，新的代码优于现有的压缩算法。
2017-01-11 cs.IT math.IT
Lower Bounds on the Number of Writing Operations by ILIFC with Inversion Cells
无索引闪存编码（Index-less Indexed Flash Code，ILIFC）是一种用于闪存的编码方案，其中数据序列的一位存储在由若干单元组成的片中，但该位的索引是隐式存储的。虽然已经提出了几个修改的ILIFC计划，在这项研究中，我们考虑一个ILIFC与反转细胞（I-ILIFC）。I-ILIFC减少了每次写入请求时的单元级更改总数。计算机模拟表明，I-ILIFC在许多情况下提高了ILIFC的平均性能。本文介绍了我们的推导的下限上的写操作的数量I-ILIFC，并表明，最坏情况下的性能的I-ILIFC是比ILIFC的，如果代码长度是足够大的。此外，我们考虑其紧下界。结果表明，决定I-ILIFC是否改善ILIFC的最坏情况下的性能的码长阈值小于第一下界。
2017-01-31 cs.IT math.IT
$d$-imbalance WOM Codes for Reduced Inter-Cell Interference in Multi-Level NVMs
近年来，由于多级非易失性存储器（NVM）的普及，$q$元一次写入存储器（WOM）代码已被广泛研究。通过使用WOM代码，可以在擦除单元之前重写NVM $t$次。WOM码的使用能够提高存储设备的性能，然而，它也可能增加由小区间干扰（ICI）引起的错误。这项工作提出了WOM代码，限制整个写序列的代码符号之间的不平衡，从而降低ICI。我们首先将不平衡模型指定为码字级别之间的差的边界$d$。然后提出了一种适用于一般$q$的$2$ -信元码的结构和输入长度.上界的写计数也来自，所提出的建设的最优性。除了直接WOM建设，我们推导出封闭形式的最佳写入区域的代码构造连续格。在编码方面，所提出的代码被证明是有竞争力的已知代码不遵守有界不平衡约束。在内存方面，我们展示了如何可以部署在闪存字线的代码，并量化其BER优势，使用公认的ICI模型。
2016-05-17 cs.IT math.IT
DNN-aided Read-voltage Threshold Optimization for MLC Flash Memory with Finite Block Length
Nanjing University of Science and Technology（南京理工大学）；Nanjing University of Posts and Telecommunications（南京邮电大学）；Singapore University of Technology and Design（新加坡科技设计大学）
多级单元（MLC）NAND闪存的纠错性能与纠错码（ECC）的块长度和读电压阈值的对数似然比（LLR）密切相关。针对这一问题，本文对MLC闪存的读电压阈值进行了优化，以提高有限块长ECC的译码性能。首先，通过对有限块长度下的信道编码率（CCR）和译码错误概率的分析，建立了以最大译码错误概率最小为目标的读电压阈值优化问题。其次，我们提出了一种交叉迭代搜索（CIS）算法来优化读电压阈值下的闪存通道的完美知识。然而，由于实际上闪存的数据保持时间（DRT）很难记录，因此分析表征数据保持噪声（DRN）影响下的电压分布具有挑战性。为了解决这个问题，我们开发了一种深度神经网络（DNN）辅助优化策略来优化读取电压阈值，其中采用多层感知（MLP）网络来学习电压分布和读取电压阈值之间的关系。仿真结果表明，与现有方案相比，所提出的DNN辅助的读电压阈值优化策略结合设计良好的LDPC码，不仅可以提高编程擦除（PE）耐受性，而且可以降低读延迟。
2020-04-11 cs.IT cs.LG math.IT
Codes for Partially Stuck-at Memory Cells
在这项工作中，我们研究了一种新的模型的缺陷存储单元，称为部分固定在存储单元，这是由非易失性存储器，如闪存和相变存储器中的多电平单元的行为的动机。如果一个单元可以存储$q$级别$0, 1, \dots, q-1$，我们说它是部分固定在级别$s$，其中$1 \leq s \leq q-1$，如果它只能存储至少是$s$的值。我们遵循常见的设置，其中编码器知道部分固定单元的位置和电平，而解码器不知道。我们的主要贡献是在文件中的代码掩蔽$u$部分固定在细胞的研究。我们首先推导出这种代码的冗余度的上下界。上界是基于两个平凡的建设。然后，我们提出了三个代码结构的大小$q$的字母表，首先考虑的情况下，细胞是部分卡在级别$s=1$。第一种构造适用于$u<q$，并且如果$u+1$整除$q$，则是渐近最优的。第二种构造使用矩阵的简化行梯队形式来生成用于$u\geq q$情况的代码，并且第三种构造通过使用屏蔽二进制固定单元的代码来解决任意$u$的情况。然后，我们将展示如何将所有结构推广到任意卡住的水平。此外，我们研究了双缺陷模型中的细胞不能达到更高的水平，并表明，代码部分固定在细胞可以用来掩盖这种类型的缺陷。最后，我们分析了部分固定记忆通道的容量，并研究了我们的结构距离容量有多远。
2015-05-13 cs.IT math.IT
Benefits of Cache Assignment on Degraded Broadcast Channels
降级的K-用户广播信道（BC）的研究时，接收器方便与缓存存储器。下限和上限是根据容量-存储器权衡得出的，即，在BC上的最大可靠通信速率作为接收器的高速缓存大小的函数，并且边界被示出为在某些特殊情况下匹配。通过两个新的编码方案，受益于非均匀的高速缓存分配的下限。下限和上限也建立在全局容量-存储器权衡上，即，取决于最大的容量-存储器折衷，该折衷可以通过优化接收机的高速缓存大小而获得，该高速缓存大小受制于总的高速缓存预算。当总的高速缓存存储器预算足够小或足够大时，边界重合，其特征在于BC统计。对于小的高速缓存存储器，最好将所有高速缓存存储器分配给最弱的接收器。在这种情况下，全局容量-内存权衡随着总缓存预算除以系统中的文件数量而增长。换句话说，在这种情况下可以实现完美的全局缓存增益，并且性能对应于网络中的所有缓存内容对所有接收器都可用的系统。对于大的高速缓存存储器，最佳的是将正高速缓存存储器分配给每个接收器，使得与较强接收器相比，较弱接收器被分配较大的高速缓存存储器。在这种情况下，全局容量-内存权衡的增长率进一步除以用户数量，这对应于本地缓存增益。数值表明，除非BC是完全对称的，否则在所有机制中，总缓存内存的均匀缓存分配都是次优的。对于擦除BC，在小高速缓存大小的情况下分析地证明了这种说法。
2017-02-26 cs.IT math.IT
Low-power and Reliable Solid-state Drive with Inverted Limited Weight Coding
在这项工作中，我们提出了一种新的编码方案的基础上的NAND闪存单元的特点，产生码字，降低了能量消耗，提高了固态驱动器的可靠性。这种新颖的编码方案，即反向有限权重编码（ILWC），以增加信息冗余为代价，有利于在其生成的码字中出现更多数量的“1”，作为标志位的形式。在所生成的码字中，值为逻辑“1”的位的数量的这种增加将增加具有较低阈值电压的单元的数量。通过降低单元的阈值电压，ILWC有效地降低了SSD的编程操作能耗。此外，它通过降低单元的阈值电压来提高SSD的数据留存率和可靠性。我们提出的编码方法在三种不同的SSD上的评估表明，SSD的程序操作能耗降低了20%以上。此外，ILWC通过将电池的本征电场降低18%以上来提高电池的数据留存率。此外，SSD的单元到单元耦合噪声在单元的相邻单元中的最坏情况阈值电压偏移减少35%的帮助下被减小。所有这些导致MLC的单元出错率降低5.3%。此外，ILWC实现了SSD程序操作性能的37.5%的提高。
2019-07-04 cs.IT eess.SP math.IT
