Error-Correction in Flash Memories via Codes in the Ulam Metric
我们认为秩调制代码的闪存，允许处理任意电荷下降错误。与用于校正表现为两个相邻排列的元素的交换的错误的经典秩调制码不同，所提出的\emph{translocation rank codes}考虑了存储系统中出现的更一般形式的错误。易位表示相邻易位的概念的自然扩展，并且因此可以使用组合学和秩调制编码中的相关概念来分析。我们的结果包括推导出的渐近容量的易位秩码，建设技术的渐近好的代码，以及简单的解码方法，一类构造的代码。作为我们的论述的一部分，我们还强调了新的代码家庭和置换与短的公共序列，删除和插入的纠错码的置换，和置换码在汉明距离之间的密切联系。
2013-04-22 cs.IT math.IT
Local Rank Modulation for Flash Memories II
为了克服秩调制的缺点，最近提出了局部秩调制方案来表示闪存中的信息。对于具有$s$划分$n$的$0 < s\leq t\leq n$，$(s,t,n)$ -LRM方案是局部秩调制方案，其中通过大小为$t$的滑动窗口局部地循环地查看$n$单元，从而产生需要较少比较和较少不同值的小排列序列。两个这样的窗口之间的间隙等于$s$。在这项工作中，编码，解码和渐近枚举的$(1,3,n)$ -LRM计划进行了研究。所提出的技术对$(1,t,n)$ -LRM、$t > 3$有一定的推广，但证明会变得更加复杂。枚举问题也作为一个纯粹的组合问题。最后，证明了一个猜想：一个等重$(1,2,n)$ -LRM格雷码的码长至多为$2n$ .
2014-04-20 cs.IT math.IT
Local Rank Modulation for Flash Memories
为了克服秩调制的缺点，最近提出了局部秩调制方案来表示闪存中的信息。对于具有$s|n$的$s\leq t\leq n$，$(s,t,n)$ -LRM方案是局部秩调制方案，其中通过大小为$t$的滑动窗口来局部地查看$n$单元，从而导致需要较少比较和较少不同值的小排列序列。两个窗口之间的距离等于$s$。为了得到最简单的硬件实现，提出了尺寸为2的滑动窗口的情况。Gray码和等重Gray码是为了充分利用该方案的代表能力而提出的。本文给出了$(1,2,n)$ -LRM方案中循环等重格雷码的一个严格上界，其中码重等于$2$.研究了$(1,3,n)$ -LRM方案的编码、译码和枚举。
2013-11-19 cs.IT math.IT
Storage Coding for Wear Leveling in Flash Memories
闪存是由单元块组成的非易失性计算机存储器，其中每个单元被实现为NAND或NOR浮栅。NAND闪存是目前使用最广泛的闪存类型。在NAND闪存中，每个单元块都由许多页组成;即使重写单个页也需要擦除和重新编程整个块。块擦除决定了闪存的寿命和效率。因此，当NAND闪存中的数据被重组时，最小化实现期望的数据移动所需的块擦除的总数是重要的目标。这就引出了本文研究的闪存数据移动问题。我们表明，编码可以显着减少数据移动所需的块擦除的数量，并提出了几个最佳或接近最佳的数据移动算法的基础上，从编码理论和组合学的想法。特别是，我们表明，排序为基础的（非编码）计划至少需要O（nlogn）擦除n块之间移动数据，而编码为基础的计划只需要O（n）擦除。此外，基于编码的方案仅使用一个辅助块，这是最好的可能，并且在n+1个块中的每个块中的擦除的数量之间实现良好的平衡。
2009-11-20 cs.IT math.IT
Rewriting Flash Memories by Message Passing
为了解决闪存的可靠性和持久性问题，构造了一种结合重写和纠错的WOM码。我们认为重写模型，是闪存应用程序的实际利益，只有第二次写入使用WOM代码。我们的WOM码构造基于LDGM码的二进制擦除量化，其中重写使用消息传递，并且在实践中具有与LDPC码共享高效硬件实现的潜力。我们表明，编码方案实现的重写模型的能力。大量的仿真结果表明，我们的方案的重写性能媲美极性WOM码的速率区域，需要高的重写成功概率。我们进一步增强我们的编码方案的纠错能力。通过绘制一个连接的共轭码对研究的背景下，量子纠错，我们开发了一个通用的框架，用于构建纠错WOM码。在这个框架下，我们给出了一个明确的WOM码的结构，其码字包含在BCH码。
2015-02-01 cs.IT math.IT
Geometric WOM codes and coding strategies for multilevel flash memories
本文研究了一次写入存储器（WOM）代码在闪存存储中的设计和应用。利用Merkx（'84）的思想，我们给出了一种基于$\mathbb{F}_2$上有限欧氏几何的WOM码的构造.这种结构产生WOM码与新的参数，并提供洞察的标准，关联结构应满足产生良好的代码。我们还分析了适应二进制WOM代码用于多级闪存单元的方法。特别是，我们给出了两种策略的基础上不同的重写目标。这些策略的平均写入性能的简要讨论，以及WOM代码的级联方法也提供了。
2012-05-07 cs.IT math.CO math.IT
Time-Space Constrained Codes for Phase-Change Memories
相变存储器（PCM）是一种很有前途的非易失性固态存储技术。PCM单元通过使用其非晶态和晶态来存储数据。电池利用高温在这两种状态之间变化。然而，由于单元对高温敏感，因此在对单元编程时，重要的是在时间和空间上平衡热量。本文研究了PCM码的时空约束问题，该问题最初是由Jiang等人提出的.如果对于任何$α$连续重写和对于$β$连续信元的任何段，$β$信元在这些$α$重写上的总重写开销至多为$p$，则称之为\emph{$(α,β,p)$-constrained code}.这里，单元是二进制的，重写成本被定义为当前和下一个存储器状态之间的汉明距离。首先，我们给出了这些码的可达速率的一般上界，推广了Jiang等人的结果，然后，我们将其构造推广到$(α\geq 1, β=1,p=1)$约束码，并给出了$(α= 1, β\geq 1,p\geq1)$约束码的另一种构造.最后，我们表明，这两个结构可以用来构造代码的所有值的$α$，$β$，和$p$。
2012-07-19 cs.IT math.IT
LDPC Decoding with Limited-Precision Soft Information in Flash Memories
本文研究了低密度奇偶校验（LDPC）码在闪存中的应用。具有不同字线电压的多个单元读取为LDPC解码器提供有限精度的软信息。字线电压（也称为参考电压）的值通过最大化多重读取通道的输入与输出之间的互信息（MI）来优化。约束最大互信息（MMI）量化，以强制执行一个恒定的比例约束提供了一个显着的简化，没有明显的性能损失。我们的仿真结果表明，对于一个设计良好的LDPC码，最大化的互信息的量化也将最小化的帧出错率。然而，必须注意设计代码以在量化信道中良好地执行。为全精度高斯信道设计的LDPC码在量化设置中可能表现不佳。我们的LDPC码设计提供了一个例子，其中量化增加了吸收集的重要性，从而改变了LDPC码应该如何优化。仿真结果表明，精度的小的增加使得LDPC码在帧出错率的范围内显著优于具有可比速率和块长度（但没有软信息的益处）的BCH码。
2012-09-29 cs.IT math.IT
Deep Learning-Aided Dynamic Read Thresholds Design For Multi-Level-Cell Flash Memories
实际的NAND闪存遭受难以预测的各种非平稳噪声。此外，在回读过程中，数据保留噪声引起的通道偏移是未知的。这严重影响了从存储单元的数据恢复。在本文中，我们首先提出了一种新的递归神经网络（RNN）为基础的检测器，有效地检测存储在多级单元（MLC）闪存的数据符号，而无需任何先验知识的通道。然而，与传统的阈值检测器相比，所提出的RNN检测器引入了更长的读取延迟和更多的功耗。为了解决这个问题，我们进一步提出了一个RNN辅助（RNN）动态阈值检测器，其检测阈值可以根据RNN检测器的输出导出。因此，我们只需要在系统空闲时周期性地激活RNN检测器。此外，为了实现纠错码的软判决解码，我们首先展示了如何基于从RNN检测器导出的硬判决读取阈值来获得更多的读取阈值。然后，我们提出了基于整数的可靠性映射的基础上设计的读阈值，它可以产生的软信息的通道。最后，我们提出了将密度进化（DE）结合差分进化算法来优化LDPC编码的闪存通道的读阈值。计算机模拟的结果表明，我们的RNA动态读取阈值设计的有效性，为未编码和LDPC编码的闪存通道，没有任何先验知识的通道。
2019-07-09 cs.IT math.IT
Managing Device Lifecycle: Reconfigurable Constrained Codes for M/T/Q/P-LC Flash Memories
闪存器件正在赢得与磁记录器件的存储密度竞争。这一结果源于物理学的进步，允许每个单元存储超过一位，加上信号处理的进步，减少了物理不稳定性的影响。在存储中使用约束代码以避免有问题的模式。最近，我们介绍了二进制对称字典序约束码（LOCO码）的数据存储和数据传输。本文介绍了简单的约束代码，支持非二进制物理基板，多，三，四，和目前正在开发的五电平单元（M/T/Q/P-LC）闪存。如果有问题的模式随着时间的推移而改变，新的代码可以很容易地修改。这些代码旨在减轻单元间干扰，这是闪存设备中的关键错误来源。错误的发生是浮栅晶体管中和跨浮栅晶体管的寄生电容的结果，导致电荷从被编程到最高电荷电平的单元传播到被编程到较低电平的相邻单元。新的代码被称为$q$ -ary非对称LOCO码（QA-LOCO码），和建设包括以前设计的单级单元（SLC）闪存设备（A-LOCO码）的代码。QA-LOCO码适用于每个单元具有任意数量（$q$）电平的闪存器件。对于$q \geq 4$，我们表明，QA-LOCO码可以实现速率大于$0.95 \log_2 q$信息位每编码符号。编码和解码的复杂性是适度的，重新配置代码就像重新编程加法器一样容易。容量实现率、经济实惠的编码-解码复杂性和易于重新配置性支持M/T/Q/P-LC闪存设备的不断发展，以及生命周期管理，因为这些设备的特征随着时间的推移而变化。
2020-01-08 cs.IT math.IT
Asymmetric LOCO Codes: Constrained Codes for Flash Memories
在数据存储和数据传输中，某些模式在写入（传输）到介质上时更容易出错。在具有二进制数据和双极不归零信令的磁记录系统中，在连续转变之间具有不充分分离的模式加剧了符号间干扰。约束代码用于消除这种容易出错的模式。最近的一个例子是一个新的家庭的能力，实现约束代码，命名为字典序约束代码（LOCO代码）。LOCO码是对称的，即在取模式补时，禁止模式集是封闭的。LOCO码在用于采用块擦除的闪存设备中时，在速率方面是次优的，因为易错模式的互补在这些设备中是无害的。本文介绍了非对称LOCO码（A-LOCO码），这是字典顺序的约束代码，只禁止那些模式是不利于Flash的性能。A-LOCO码也是容量实现的，并且在有限长度下，它们提供比为相同目标设计的现有最先进的约束码更高的速率。A-LOCO码中索引与码字之间的映射-解映射允许比其LOCO对应物更简单的低复杂度编码和解码算法。
2020-02-23 cs.IT math.IT
Rewriting Codes for Flash Memories
闪存是包括单元块的非易失性计算机存储器，其中每个单元可以采用q个不同的值或电平。虽然增加单元电平很容易，但降低单元电平只能通过擦除整个块来实现。由于块擦除是非常不期望的，所以已经设计了编码方案（称为浮动码（或闪存码）和缓冲器码），以便在引起块擦除之前最大化存储在闪存中的信息可以被写入（和重写）的次数。（n，k，t）q闪速码C是用于在$n$单元中存储k个信息比特的编码方案，其方式使得可以在没有块擦除的情况下容纳多达t个写入的任何序列。n个单元中可用电平转换的总数为n（q-1），C的写入不足定义为δ（C）= n（q-1）-t，它是代码接近完美利用所有这些转换的程度的度量。在本文中，我们给出了一个Flash码的构造，当\geq \log_2 k时，写亏数为O（qkPDMATHABMN k），否则写亏数至多为O（k \log^2 k）.（n，r，\ell，t）q缓冲代码是一种编码方案，用于存储r个\ell进制符号的缓冲区，使得对于任何t个符号的序列，都可以成功解码写入的最后r个符号。我们改进了以前的上限上的最大写入次数t的情况下，有一个单一的细胞存储缓冲区。然后，我们展示了如何改进Jiang等人使用多个单元的构造，其中n \geq 2 r。
2012-10-28 cs.IT math.IT
High Performance Non-Binary Spatially-Coupled Codes for Flash Memories
现代密集型闪存设备以非常低的出错率操作，这需要强大的纠错编码（ECC）技术。具有广泛应用的一类新兴的基于图的ECC技术是空间耦合（SC）码类，其中块码被划分成组件，然后将这些组件重新布线多次以构造SC码。在这里，我们的重点是SC码的底层循环为基础的结构。在本文中，我们提出了一个三阶段的方法设计的高性能非二进制SC（NB-SC）码优化实际的Flash通道，我们的目标是最大限度地减少有害的一般吸收集的类型2（GASTs）的设计NB-SC代码的图形。在第一阶段中，我们部署了一种新的分区机制，称为最佳重叠分区，它作用于SC代码的原型图，以产生对应于最小数量的有害对象的最佳分区。在第二阶段，我们应用一个新的循环功率优化器，以进一步减少有害的GAST的数量。在第三阶段中，我们使用权重一致性矩阵框架来操纵边权重，以消除尽可能多的在前两个阶段之后保留在NB-SC代码中的GAST（在代码的未标记图上操作）。仿真结果表明，NB-SC码设计使用我们的方法优于国家的最先进的NB-SC码时，用于Flash信道。
2018-03-11 cs.IT math.IT
Enhanced Precision Through Multiple Reads for LDPC Decoding in Flash Memories
具有不同字线电压的相同闪存单元的多次读取为LDPC解码提供了增强的精度。在本文中，字线电压的优化，通过最大化的互信息（MI）的量化通道。通过几次额外读取获得的增强精度允许FER性能接近全精度软信息的性能，并使LDPC码的性能显著优于BCH码。一个恒定的比例约束提供了一个显着的简化优化，没有明显的性能损失。对于一个设计良好的LDPC码，最大化的互信息的量化也最小化的帧出错率在我们的模拟。然而，对于具有由小吸收集引起的高错误平层的示例LDPC码，MMI量化不提供最低帧出错率。在这种情况下，最佳量化引入了比对于信道MI最佳的擦除更多的擦除，以便减轻不良设计代码的吸收集。本文还确定了LDPC码设计中的权衡，当解码是用多个精度级别执行时;在一个精度级别的最佳代码通常不会是在不同精度级别的最佳代码。
2014-02-18 cs.IT math.IT
When Do WOM Codes Improve the Erasure Factor in Flash Memories?
闪存是一种只写一次的介质，其中对单元进行重新编程需要首先擦除包含它们的块。闪存的寿命是块擦除次数的函数，可以小到几千次。为了减少块擦除的数量，作为最小写入单元的页在存储器中被重写。一次写入存储器（WOM）代码是一种编码方案，其使得能够在擦除之前多次写入块。然而，这些代码具有显著的速率损失。例如，写入两次的速率（具有相同的速率）最多为0.77。在本文中，我们研究WOM码和他们之间的权衡率损失和减少块擦除的数量，当页面均匀随机写入。首先，我们引入了一个新的措施，称为擦除因子，它反映了块擦除的数量和每个块上可以写入的数据量。在我们的分析中的一个关键点是，这种权衡取决于内存中的WOM代码的具体实现。我们考虑两个系统，使用WOM代码，一个传统的计划，通常使用，和一个新的最近的设计，保留了整体的存储容量。虽然第一个系统可以提高擦除因子，只有当存储速率是最多0.6442，我们表明，第二个方案总是提高这个品质因数。
2015-04-22 cs.IT math.IT
Efficient Constrained Codes That Enable Page Separation in Modern Flash Memories
本文提出低复杂度、容量接近的读取即运行（RR）约束编码方案，通过仅在左页或最左两页编码来消除易错模式，实现页面分离，提升闪存访问速度并减少冗余。
2023-02-03 cs.IT eess.SP math.IT
Enhancing Data Storage Reliability and Error Correction in Multilevel NOR and NAND Flash Memories through Optimal Design of BCH Codes
针对多级 NOR/NAND 闪存的可靠性问题，本文通过并行、流水线及 XOR 共享优化 BCH 解码器，并经 VHDL 与 Xilinx ISE 验证可降低纠错时间和硬件开销。
2023-07-16 cs.AR cs.IT math.IT
Writing on dirty flash memory
缩小闪存规模的最重要挑战是其增加的单元间干扰（ICI）。如果编码器知道关于ICI的辅助信息，则可以将闪存通道视为类似于Costa的“在脏纸上书写”（脏纸编码）。“我们首先解释为什么闪存由于ICI而变脏。然后，我们表明，“脏闪存“可以改变为“存储器与有缺陷的细胞”模型，通过使用只有一个预读操作。闪存中写入和擦除操作之间的不对称性在这种变化中起着重要作用。基于“有缺陷单元的记忆”模型，我们证明了加性编码可以通过使用边信息来显著提高解码失败的概率。
2014-10-07 cs.IT math.IT
Asymmetric Error Correction and Flash-Memory Rewriting using Polar Codes
我们提出了两种通信设置有效的编码方案：1。不对称信道，以及2.信道具有通知的编码器。这些设置在非易失性存储器以及光学和广播通信中很重要。这些方案基于非线性极化码，它们建立在这些设置的基础上并改进了最近的工作。在非对称通道中，我们解决了以前已知的计划，导致使用大型布尔函数的指数存储要求。提出了一种改进的方案，该方案在满足多项式计算复杂性和存储要求的情况下达到了非对称信道的容量。所提出的非线性计划，然后推广到设置信道编码与一个知情的编码器，使用多编码技术。我们认为具体的情况下，该计划的闪存，将纠错能力与重写。由于所考虑的代码是非线性的，它们消除了先前已知的方案（称为极性一次写入存储器代码）对编码器和解码器之间的共享随机性的要求。最后，我们提到的多编码方案也是有用的广播通信在马顿的区域，改善以前的计划，这种设置。
2015-12-28 cs.IT math.IT
The E8 Lattice and Error Correction in Multi-Level Flash Memory
给出了一种利用E8格和Reed-Solomon码实现闪存纠错的结构。由于E8格解码错误是突发的，因此GF（$2^8$）上的Reed-Solomon码是非常适合的。这是一种编码调制，其中，作为八维信号星座的网格的欧几里德距离与代码的汉明距离相结合。该系统与传统的闪存，BCH码使用格雷编码PAM的技术进行了比较。所描述的结构在字错误概率为$10^{-6}$时具有1.6至1.8 dB的性能优势。对于具有3位/单元的未编码数据密度的闪存单元，评估是在2.9位/单元的高数据率下进行的。
2011-02-16 cs.IT math.IT
Position Modulation Code for Rewriting Write-Once Memories
一次一次写的【形】存储器（wom）是由多个“一次写入”位位置（wits）形成的存储介质，其中每个wits最初处于“0”状态，并且可以不可逆地变为“1”状态。一次写的【形】存储器的示例包括SLC闪存和光盘。本文提出了一种低复杂度的编码方案重写这样一次写的【形】存储器，这是适用于一般的问题配置。所提出的方案被称为\emph{position modulation code}，因为它使用零符号的位置来编码一些信息。对于某些配置，所提出的技术可以实现比最先进的实际解决方案更高的码率。例如，有一种位置调制码可以在278位上写入56位10次，达到2.01的速率。此外，位置调制码被示出为实现至少一半的最佳速率的速率。
2009-12-31 cs.IT math.IT
Trajectory Codes for Flash Memory
闪存因其固有的不对称性而众所周知：闪存单元的电荷水平容易增加但难以降低。在一般的重写模型中，存储的数据以某些模式改变其值。数据更新的模式由数据结构和应用确定，并且与存储介质所施加的约束无关。因此，需要适当的编码方案，以便在存储介质的约束下有效地更新和存储数据变化。在本文中，我们定义了一般的重写问题，使用图模型。它扩展了许多已知的重写模型，如浮动代码，WOM代码，缓冲区代码等，我们提出了一种新的重写方案，为闪存，称为轨迹代码，重写存储的数据尽可能多的时间没有块擦除。我们证明了轨迹代码是渐近最优的，在广泛的情况下。我们还提出了随机重写代码优化预期的性能（任意重写序列）。我们的重写代码是渐近最优的。
2010-12-24 cs.IT math.IT
Quantizing for Noisy Flash Memory Channels
本文提出联合优化量化与验证电平的集成框架，以最小化均方误差，解决闪存存内计算中噪声引起的可靠性问题，实验验证其显著提升系统可靠性。
2025-06-21 cs.IT eess.SP math.IT
Quasi-Cross Lattice Tilings with Applications to Flash Memory
我们考虑$\R^n$的格子镶嵌的形状，我们称之为一个$(\kp,\km,n)$ -准十字。这样的格形成完美的纠错码，其用正误差和负误差的规定最大幅度（其比率被称为平衡比）来校正单个有限幅度的误差。这些代码可以用于校正闪存中的干扰和保持错误，其特征在于具有有限的幅度和不同的符号。我们构造了任意有理平衡比的完美码的无限族，并给出了$(2,1,n)$ -拟交叉格点拼接的具体构造。这些构造与群分裂和模$B_1$序列有关。我们还研究了准十字格镶嵌参数的界，连接准十字的臂长和维数。我们还证明了限制组分裂，一个具体的情况下，表明$(2,1,n)$准交叉的晶格平铺的参数是唯一可能的。
2011-02-10 cs.IT math.IT
Coding Scheme for Optimizing Random I/O Performance
用于SSD和移动应用的闪存需要提供高随机I/O性能。这需要使用有效的方案来从随机地址读取小块数据（例如0.5KB - 4KB）。此外，为了成本有效，期望使用高密度多级单元（MLC）存储器，诸如基于每单元3或4位技术的存储器。不幸的是，这两个要求是矛盾的，因为读取MLC存储器（其数据被常规地编码）需要多个感测操作，从而导致缓慢的读取和降级的随机I/O性能。本文介绍了一种新的编码方案，优化随机读取吞吐量，允许读取小数据块从MLC存储器使用一个单一的感测操作。
2012-02-29 cs.IT math.IT
Write-Once-Memory Codes by Source Polarization
提出了一种基于信源极化的一次一次写的【形】存储器编码方案。通过对待确定的码字应用源极化变换，所提出的WOM编码方案将信息编码成高熵集合中的比特。在本文中，我们证明了所提出的WOM码的容量实现。WOM码已经在现代数据存储系统（例如，闪存）中找到了许多应用。
2014-10-27 cs.IT math.IT
Correcting Limited-Magnitude Errors in the Rank-Modulation Scheme
我们研究的纠错码的排列下无穷范数，一种新的存储方案的闪存调用秩调制的动机。在该方案中，一组$n$闪存单元被组合以创建单个虚拟多级单元。信息存储在由单元电荷水平引起的排列中。尖峰误差，其特征在于细胞电荷水平的一个有限的幅度变化，对应于一个低距离的变化下的无穷大规范。我们定义的代码防止尖峰错误，称为有限幅度秩调制码（LMRM码），并提出了几种构造这些代码，一些导致最佳的代码。这些代码允许简单的递归，有时直接，编码和解码过程。我们还提供了LMRM码的最大尺寸的上下限，在一般情况下，并在代码形成的对称群的一个子群的情况下。在渐近分析中，我们构造的代码优于Gilbert-Varshamov-like界估计。
2009-08-02 cs.IT math.IT
$d$-imbalance WOM Codes for Reduced Inter-Cell Interference in Multi-Level NVMs
近年来，由于多级非易失性存储器（NVM）的普及，$q$元一次写入存储器（WOM）代码已被广泛研究。通过使用WOM代码，可以在擦除单元之前重写NVM $t$次。WOM码的使用能够提高存储设备的性能，然而，它也可能增加由小区间干扰（ICI）引起的错误。这项工作提出了WOM代码，限制整个写序列的代码符号之间的不平衡，从而降低ICI。我们首先将不平衡模型指定为码字级别之间的差的边界$d$。然后提出了一种适用于一般$q$的$2$ -信元码的结构和输入长度.上界的写计数也来自，所提出的建设的最优性。除了直接WOM建设，我们推导出封闭形式的最佳写入区域的代码构造连续格。在编码方面，所提出的代码被证明是有竞争力的已知代码不遵守有界不平衡约束。在内存方面，我们展示了如何可以部署在闪存字线的代码，并量化其BER优势，使用公认的ICI模型。
2016-05-17 cs.IT math.IT
Joint Write-Once-Memory and Error-Control Codes
一次一次写的【形】存储器（W0M）是用于许多现代非易失性存储器（诸如闪存）的模型。最近，已经基于极化编码提出了几种实现容量的WOM编码方案。由于实际的计算机存储系统总是包含噪声的事实，接下来要问的一个自然问题是我们如何推广这些编码方案，使得它们也具有错误控制能力。在本文中，我们讨论了一个联合WOM和差错控制编码方案，这是一个推广的容量实现WOM码基于信源极化。在本文中，我们证明了一个充分必要条件的噪声读取通道是小于测试通道的数据编码在极性WOM编码的噪声。这样的充分必要条件在现实中通常是满足的。由于这一充分必要条件，在数据编码中，与噪声信道相关的高熵集合通常严格包含在与测试信道相关的高熵集合中。因此，低复杂度的极性联合WOM和差错控制码对于大多数实际编码场景是足够的。
2014-11-17 cs.IT math.IT
Lower Bounds on the Number of Writing Operations by ILIFC with Inversion Cells
无索引闪存编码（Index-less Indexed Flash Code，ILIFC）是一种用于闪存的编码方案，其中数据序列的一位存储在由若干单元组成的片中，但该位的索引是隐式存储的。虽然已经提出了几个修改的ILIFC计划，在这项研究中，我们考虑一个ILIFC与反转细胞（I-ILIFC）。I-ILIFC减少了每次写入请求时的单元级更改总数。计算机模拟表明，I-ILIFC在许多情况下提高了ILIFC的平均性能。本文介绍了我们的推导的下限上的写操作的数量I-ILIFC，并表明，最坏情况下的性能的I-ILIFC是比ILIFC的，如果代码长度是足够大的。此外，我们考虑其紧下界。结果表明，决定I-ILIFC是否改善ILIFC的最坏情况下的性能的码长阈值小于第一下界。
2017-01-31 cs.IT math.IT
Compressed Encoding for Rank Modulation
最近提出了等级调制作为用于在闪存中存储信息的方案。虽然等级调制在提高写入速度和耐久性方面具有优势，但是当前的编码方法基于在一般情况下效率不高的“推到顶部”操作。我们提出了一个新的编码过程中的细胞水平被提高到高于最小必要的子集-而不是所有-其他细胞水平。这个新的过程导致明显更压缩（更低的电荷水平）的编码。我们推导出一个上限的一个家庭的代码，利用建议的编码过程，并考虑代码的建设，实现几个特殊情况下的界限。
2011-08-13 cs.IT math.IT
Nonexistence of perfect permutation codes under the Kendall τ-metric
在用于闪存的秩调制方案中，已经研究了置换码。本文研究了Kendall τ-度量下$S_n$（$n$元素上所有置换的集合）中的完美置换码.我们回答了一个由Buzaglo和Etzion提出的开放问题。即在Kendall τ-度量下，证明了$S_n$中对于更多的$n$值不存在完美码.具体地说，我们给出了在Kendall τ-度量下，半径为$r$的球在$S_n$中的大小的递推公式.进一步证明了在Kendall $τ$ -度量下，当$t$ =2，3，4或5时，对于某些$n$，$S_n$不存在完美$t$ -纠错码.
2020-11-03 cs.IT math.IT
Snake-in-the-Box Codes for Rank Modulation under Kendall's $τ$-Metric
对于闪存的等级调制方案中的格雷码，码字是置换的，并且使用推顶操作获得两个连续的码字。我们认为蛇在盒子中的代码下肯德尔的$τ$度量，这是一个格雷码能够检测一个肯德尔的$τ$错误。我们回答两个开放的问题所提出的Horovitz和Etzion。首先，我们证明了他们给出的一个构造的有效性，从而得到一个大小为$M_{2n+1}=\frac{(2n+1)!}{2}-2n+1$的蛇。其次，我们提出了一个不同的结构，针对一个更长的蛇的大小$M_{2n+1}=\frac{(2n+1)!}{2}-2n+3$。该构造已成功地应用于$S_7$ .
2015-06-09 cs.IT math.IT
Systematic Codes for Rank Modulation
本文的目的是构造系统的纠错码的排列和多排列在肯德尔的$τ$ -度量。这些代码在诸如用于闪存的等级调制的新应用中是重要的。该构造基于用于多排列的纠错码和将排列集合划分为纠错码。对于给定的足够大数目的信息符号$k$，并且对于任何整数$t$，我们提出了一种用于${(k+r,k)}$系统$t$纠错码的构造，用于来自$S_{k+r}$的置换，具有比已知构造的码中的冗余符号的数目更少的冗余符号。特别地，对于给定的$t$和足够大的$k$，我们可以得到$r=t+1$。同样的构造也被应用于获得多排列的相关系统纠错码。
2014-04-20 cs.IT math.IT
Constructions of Snake-in-the-Box Codes under $\ell_{\infty}$-metric for Rank Modulation
在秩调制方案中，格雷码在闪存的实现中非常有用。对于一个格雷码，该方案中的两个相邻的码字是通过使用一个“推到顶部”操作获得的。此外，在$\ell_{\infty}$度量下的盒中蛇码是格雷码，其能够检测一个$\ell_{\infty}$错误。本文给出了$\ell_{\infty}$ -蛇的两种构造方法。一方面，受Yehezkeally和Schwartz构造的启发，我们提出了一种新的构造$\ell_{\infty}$ -snake。这个$\ell_{\infty}$ -snake的长度比Yehezkeally和Schwartz构造的$\ell_{\infty}$ -snake的长度长。另一方面，我们还利用$\mathcal{K}$-蛇构造了另一种$\ell_{\infty}$ -蛇，得到了比已知的$\ell_{\infty}$-蛇更长的$\ell_{\infty}$ -蛇.
2016-01-21 cs.IT math.IT
Constrained Codes for Rank Modulation
受秩调制方案的启发，Sala和Dolecek最近的一项工作探索了排列的约束码的研究。他们研究的约束是由闪存中的单元间干扰现象继承的，其中高电平单元可以无意中增加低电平单元的电平。本文将Sala和Dolecek研究的模型扩展为两个约束。置换$σ\in S_n$满足\emph{two-neighbor $k$-constraint}，如果对于所有$2 \leq i \leq n-1$，是$|σ(i-1)-σ(i)|\leq k$或$|σ(i)-σ(i+1)|\leq k$，并且它满足\emph{asymmetric two-neighbor $k$-constraint}，如果对于所有$2 \leq i \leq n-1$，是$σ(i-1)-σ(i) < k$或$σ(i+1)-σ(i) < k$。我们表明，第一个约束的容量是$(1+ε)/2$的情况下，$k=Θ(n^ε)$和第二个约束的容量是1，无论$k$的值。我们还扩展了我们的结果，并研究了这两个约束的能力结合纠错码在肯德尔的$τ$度量。
2014-01-17 cs.IT math.IT
Improved bounds on the size of permutation codes under Kendall $τ$-metric
本文研究Kendall τ度量下置换码的最大规模P(n,d)，通过提出算法和定理改进其上下界，证明特定距离区间内P(n,d)=4，并显著改进素数长度下P(n,3)的上界。
2024-06-10 cs.IT math.IT
Constructions of Snake-in-the-Box Codes for Rank Modulation
盒中蛇码是能够检测单个错误的格雷码。格雷码在最近提出的用于表示闪存中的信息的等级调制方案的上下文中是重要的。对于格雷码，该方案中的码字是置换的，通过使用“推到顶部”操作获得两个连续的码字，并且距离度量被定义在置换上。本文采用Kendall的$τ$度量作为距离测度.我们提出了一个一般的方法来构造这样的格雷码。我们应用该方法递归地获得一个蛇的长度$M_{2n+1}=((2n+1)(2n)-1)M_{2n-1}$的排列$S_{2n+1}$，从蛇的长度$M_{2n-1}$的排列~ $S_{2n-1}$。因此，我们得到了$\lim\limits_{n\to \infty} \frac{M_{2n+1}}{S_{2n+1}}\approx 0.4338$，改进了以前已知的$\lim\limits_{n\to \infty} \frac{1}{\sqrt{πn}}$的比率。利用一般方法，我们还给出了一个直接构造法.这种直接构造基于项链，并且对于$S_{2n+1}$的排列，它可能产生长度为$\frac{(2n+1)!}{2} -2n+1$的蛇。直接构造成功地应用于$S_7$和$S_9$，并因此应用于$\lim\limits_{n\to \infty} \frac{M_{2n+1}}{S_{2n+1}}\approx 0.4743$。
2014-09-14 cs.IT math.CO math.IT
