PEFA-AI: Advancing Open-source LLMs for RTL generation using Progressive Error Feedback Agentic-AI
Intel Corporation USA（英特尔公司）
本文提出PEFA-AI智能体流程，通过渐进式错误反馈自校正机制结合专用LLM与硬件仿真工具，在无需人工干预下完成RTL生成，并在开源与闭源LLM上实现最先进通过率且token高效。
2025-11-06 cs.AI cs.SE
Modeling State in Software Debugging of VHDL-RTL Designs -- A Model-Based Diagnosis Approach
在本文中，我们概述了一种方法，应用基于模型的诊断领域的自动软件调试的硬件设计。我们提出了我们的值级模型调试VHDL-RTL设计，并展示了如何本地化的错误组件负责观察到的不当行为。此外，我们讨论了我们的模型，支持调试的时序电路，不仅在给定的时间点，但也允许考虑的时间行为的VHDL-RTL设计的扩展。所引入的模型是能够处理状态固有地存在于每一个时序电路。新模型的主要适用性简要概述，我们使用工业规模的真实世界的例子，从ISCAS'85基准套件，讨论我们的方法的可扩展性。
2003-11-03 cs.AI cs.SE
NotSoTiny: A Large, Living Benchmark for RTL Code Generation
Barcelona Supercomputing Center（巴塞罗那超级计算中心）；Universitat Politecnica de Catalunya（加泰罗尼亚理工大学）
NotSoTiny是一个大规模、活体的RTL代码生成基准，通过评估LLM生成结构丰富且具有上下文意识的RTL代码的能力，以克服当前LLM在硬件设计中的限制并推动技术发展。
2025-12-23 cs.AI cs.AR
Rethinking LLM-Based RTL Code Optimization Via Timing Logic Metamorphosis
school of Computer Science and Engineering（计算机科学与工程学院）
本文提出新的RTL优化评估基准和基于变形的方法，系统评估LLM在复杂时序逻辑RTL代码优化中的能力，发现LLM在逻辑运算上优于编译器方法，但在时序控制流和时钟域优化上仍存在不足。
2025-07-22 cs.AI cs.SE
RTLRepoCoder: Repository-Level RTL Code Completion through the Combination of Fine-Tuning and Retrieval Augmentation
Institute of Computing Technology, Chinese Academy of Sciences（中国科学院计算技术研究所）
针对现有大语言模型无法处理大规模Verilog仓库级RTL代码补全的问题，提出结合领域微调与检索增强生成的RTLRepoCoder方案，其在公共基准上的编辑相似度和精确匹配率显著超过GPT-4等模型，实现仓库级代码补全突破。
2025-04-11 cs.AI cs.SE
CktEvo: Repository-Level RTL Code Benchmark for Design Evolution
The Chinese University of Hong Kong（中国香港大学）；Shanghai Jiao Tong University（上海交通大学）
CktEvo提出一个用于仓库级RTL代码演化的基准和框架，通过闭环框架实现PPA改进，无需人工干预。
2026-02-10 cs.AI cs.AR
SpecRead: A Benchmark for Measuring Whether Language Models Understand Hardware Specifications
SpecRead是一个衡量语言模型硬件规格理解能力的基准，通过385个问题分离理解与生成，并采用变异检测和一致性检查，初步评估显示模型在矛盾定位上表现较好但类别判定仍需提升。
2026-09-29 cs.AI cs.SE
TicTacBench: Benchmarking Timing Closure Capabilities of Coding Agents
National University of Defense Technology（国防科技大学）；Academy of Military Science（军事科学院）；Qiyuan Lab（启元实验室）
本文提出TicTacBench基准，评估编码智能体在RTL时序收敛上的能力，发现最佳智能体仅收敛53.3%任务，并提出TicTacSkill方法将收敛率提升9%。
2026-09-22 cs.AI
Configuration Over Selection: Hyperparameter Sensitivity Exceeds Model Differences in Open-Source LLMs for RTL Generation
NYU Tandon School of Engineering（纽约大学坦顿工程学院）；NYU Abu Dhabi（纽约大学阿布扎比分校）；Kansas State University（堪萨斯州立大学）
研究通过对比26个开源LLM在VerilogEval和RTLLM上的表现，发现超参数配置对RTL生成效果影响显著，优于模型选择，揭示了配置优化的重要性。
2026-04-18 cs.AI cs.AR
TuRTLe: A Unified Evaluation of LLMs for RTL Generation
Barcelona Supercomputing Center（巴塞罗那超级计算中心）；Universitat Politecnica de Catalunya（加泰罗尼亚理工大学）
针对EDA中RTL代码生成的复杂需求，提出统一评估框架TuRTLe，全面评估LLM在语法、功能、综合及PPA优化等方面的表现，发现推理模型整体更优但开销更大，且不同模型在模块补全与规范转RTL任务上各具优势。
2025-05-30 cs.AI cs.AR
Assessing Large Language Models in Generating RTL Design Specifications
Graduate Institute of Communication Engineering, National Taiwan University, Taipei, Taiwan（国立台湾大学通信工程研究所）；MediaTek Inc, Hsinchu Taiwan（联发科技）
本文评估了大语言模型在生成RTL设计规范中的性能，探讨了提示策略对规范质量的影响，并提出了评估指标，为自动化规范生成提供了基准测试。
2025-11-17 cs.AI cs.AR
Can Agents Design Better Chips with a Higher Level Abstraction?
UCLA（加州大学洛杉矶分校）
本研究提出AHRR流程，结合基于智能体的HLS设计与RTL优化，在11个任务基准上相比直接RTL设计实现2.6倍几何平均加速，验证了高层次抽象对智能体芯片设计的有效性。
2026-09-21 cs.AI cs.AR
Can AI Agents Really Complete RTL-to-GDS? Lessons from Benchmarking Tool-Interactive EDA Workflows
研究探讨人工智能代理在EDA工作流程中的表现，提出FluxBench进行系统评估，涵盖多种场景并评估多项能力，引入Token ROI指标。结果显示不同代理系统架构性能有差距，特定领域技能不是提升性能的唯一关键，系统设计和基础模型能力也很重要。
2026-07-24 cs.AI cs.AR cs.LG
REvolution: An Evolutionary Framework for RTL Generation driven by Large Language Models
Department of Electrical Engineering, Pohang University of Science and Technology（电子工程系，釜山科学技术大学）
REvolution将进化计算与大型语言模型结合，通过双种群算法和自适应提示策略，在VerilogEval和RTLLM基准上将RTL生成通过率提升最多24个百分点，并显著优化了PPA。
2025-10-24 cs.AI cs.NE cs.SE
OriGen:Enhancing RTL Code Generation with Code-to-Code Augmentation and Self-Reflection
Peking University（北京大学）；The Chinese University of Hong Kong（香港中文大学）；Shanghai AI Laboratory（上海人工智能实验室）
本文提出开源框架OriGen，通过代码到代码数据增强和基于编译器反馈的自反思机制提升RTL代码生成质量，在VerilogEval-Human上超越GPT-4 Turbo并显著优于其他开源模型。
2024-09-02 cs.AI cs.AR cs.LG
VeriDispatcher: Multi-Model Dispatching through Pre-Inference Difficulty Prediction for RTL Generation Optimization
NYU Tandon School of Engineering（纽约大学Tandon工程学院）；NYU Abu Dhabi（纽约大学阿布扎赫尔分校）
VeriDispatcher通过预推理难度预测调度多个LLM，提高RTL生成的准确性和降低成本。
2025-11-27 cs.AI cs.LG
StepPRM-RTL: Stepwise Process-Reward Guided LLM Fine-Tuning for Enhanced RTL Synthesis
IBM Research San Jose CA USA（IBM研究院圣何塞加州美国）
提出StepPRM-RTL框架，结合逐步轨迹建模、过程奖励模型和检索增强微调，通过密集反馈和蒙特卡洛树搜索探索推理路径，提升LLM生成RTL代码的功能正确性和推理保真度，在基准数据集上相比先前方法提升超10%。
2026-06-02 cs.AI cs.AR cs.CL
ScaleRTL: Scaling LLMs with Reasoning Data and Test-Time Compute for Accurate RTL Code Generation
NVIDIA
针对RTL代码生成因数据稀缺受限的问题，提出首个同时扩展高质量推理数据与测试时计算的推理大模型ScaleRTL，通过微调长思维链数据并引入迭代自我纠正策略，在VerilogEval和RTLLM基准上取得最优性能。
2025-07-15 cs.AI cs.AR
LLM-FSM: Scaling Large Language Models for Finite-State Reasoning in RTL Code Generation
Stanford University（斯坦福大学）
LLM-FSM通过大规模语言模型评估有限状态机在RTL代码生成中的表现，展示了模型在复杂性增加时的准确性下降及训练和测试扩展的影响。
2026-02-03 cs.AI cs.AR cs.CL
ProtocolLLM: RTL Benchmark for SystemVerilog Generation of Communication Protocols
University of Illinois Urbana Champaign（伊利诺伊大学厄巴纳-香槟分校）；CISPA Helmholtz Center for Information Security（CISPA 沃尔夫冈·泡利研究所）
本文提出ProtocolLLM，首个针对通信协议SystemVerilog生成的RTL基准，评估多模型在时序、可综合性等多维度的能力，发现多数模型难以生成符合时序约束的代码。
2025-07-15 cs.AI cs.AR cs.CL
POET: Power-Oriented Evolutionary Tuning for LLM-Based RTL PPA Optimization
University of Southern California（南加州大学）
POET通过差分测试生成测试平台和LLM驱动的进化机制，在保证功能正确性的同时实现RTL PPA优化，取得100%正确性、最佳功耗和竞争力的面积延迟改进。
2026-03-19 cs.AI cs.AR
HYPERHEURIST: A Simulated Annealing-Based Control Framework for LLM-Driven Code Generation in Optimized Hardware Design
Department of ECE（电子工程系）；Stony Brook University（石溪大学）
本文提出HYPERHEURIST框架，通过模拟退火方法提升LLM生成RTL设计的稳定性与重复性，兼顾功能正确性和PPA优化。
2026-04-17 cs.AI cs.AR
Veri-Sure: Multi-Agent RTL Code Generation with Temporal Tracing, Slicing and Formal Verification
School of Physics and Astronomy, The University of Edinburgh, Edinburgh, UK（物理与天文学院，爱丁堡大学，爱丁堡，英国）；State Key Laboratory of Analog and Mixed-Signal VLSI, University of Macau, Macau（模拟与混合信号VLSI国家重点实验室，澳门大学，澳门）；School of Science and Engineering, The Chinese University of Hong Kong, Shenzhen, Shenzhen, China（科学与工程学院，香港中文大学（深圳））
Veri-Sure通过合同感知多智能体框架结合时间追踪与形式验证，实现高正确性的RTL代码生成，优于独立LLMs和传统智能体系统。
2026-10-19 cs.AI cs.AR cs.SE
PairPref: When Should Memory Guide the Answer? A Benchmark for Contextual Preference Use
AAII, University of Technology Sydney（悉尼科技大学AAII）
针对记忆增强助手难以判断偏好何时适用的问题，提出PairPref基准，通过仅改变情境的1,227对样本测试模型，发现多数模型选择得分尚可但自由生成中仅3.6%-18.3%正确，表明模型仍缺乏情境化偏好使用能力。
2026-09-29 cs.AI
EDA-Aware RTL Generation with Large Language Models
PrimisAI（普里米斯人工智能公司）；University of Utah（犹他大学）
本文提出与 LLM 无关的自验证多智能体框架 AIvril2，利用 EDA 错误日志迭代修复 RTL 语法与功能错误，在 VerilogEval-Human 上较既往方法提升近 3.4 倍。
2024-11-21 cs.AI cs.AR
TrojanGYM: A Detector-in-the-Loop LLM for Adaptive RTL Hardware Trojan Insertion
NYU Tandon School of Engineering（纽约大学Tandon工程学院）；NYU Abu Dhabi（纽约大学阿布扎克分校）
提出TrojanGYM框架，利用大语言模型智能体自动生成多样化的硬件木马，暴露基于GNN的检测器盲点，并设计鲁棒检测器Robust-GNN4TJ，在生成的基准上将检测率从0%提升至60%。
2026-08-20 cs.AI cs.AR cs.CR
AssertLLM2: A Comprehensive LLM Benchmark for Assertion Generation from Design Specifications
Hong Kong University of Science and Technology（香港理工大学）
提出AssertLLM2基准，包含83个真实设计，通过结构化规格、黄金RTL和变异RTL支持缺陷预防和缺陷狩猎两种实际场景，采用语法有效性、形式可证明性、覆盖率和基于突变的缺陷检测等严格评估框架。
2026-05-26 cs.AI cs.AR
ITERTL: An Iterative Framework for Fine-tuning LLMs for RTL Code Generation
提出ITERTL迭代微调框架，通过循环训练和即插即用数据过滤，提升LLM生成RTL代码的能力，在VerilogEval-human上达到53.8% pass@1，超越GPT4和SOTA开源模型。
2025-04-23 cs.AI cs.CL
LLM4RTL: Tool-Assisted LLM for RTL Generation
UC Riverside（加州大学河滨分校）；Futurewei（未来科技）
提出JRCRC流水线，利用商业LLM层次结构过滤和优化RTL代码生成数据集，并设计工具辅助架构提升逻辑推理能力，在VerilogEval上超越多数方法，用更小模型达到GPT-4O性能。
2026-06-16 cs.AI cs.AR cs.SY
SecureRAG-RTL: A Retrieval-Augmented, Multi-Agent, Zero-Shot LLM-Driven Framework for Hardware Vulnerability Detection
School of Computing, Wichita State University（计算机科学学院，威斯康星州立大学）；Department of Electrical and Computer Engineering, Auburn University（电气与计算机工程系，阿伯茨兰大学）；IBM
SecureRAG-RTL通过检索增强生成方法提升硬件漏洞检测准确率，实现30%的性能提升并公开基准数据集支持未来研究。
2026-03-05 cs.AI cs.CR
Wrong Code, Right Structure: Learning Netlist Representations from Imperfect LLM-Generated RTL
CICS, Institute of Computing Technology, Chinese Academy of Sciences（计算技术研究所，中国科学院）
本文提出利用不完美的LLM生成RTL进行网表表示学习，通过数据增强和端到端流程，提升电路分析任务的性能。
2026-08-03 cs.AI cs.AR cs.LG
TELEVAL: A Benchmark Designed for Spoken Language Models in Chinese Interactive Scenarios
Institute of Artificial Intelligence (TeleAI), China Telecom（人工智能研究院（TeleAI）、中国电信）
TELEVAL是一个为中国语音交互场景设计的动态基准，旨在评估语音语言模型在真实对话中的表现，强调内容准确性和互动适当性，揭示当前模型在自然交互回应上的不足。
2026-08-25 cs.AI cs.CL cs.SD
HierSVA: A Data Synthesis Pipeline, Dataset, and Benchmark for LLM-Driven Hierarchical Hardware Formal Verification
University of Washington（华盛顿大学）
提出HierSVA套件，包含数据合成流水线、数据集和基准，用于LLM驱动的层次化硬件形式化验证；通过RTL预处理与LLM在环流程生成SystemVerilog断言，并构建342模块数据集；设计六轴指标评估断言质量，揭示LLM在层次化验证中的性能与局限。
2026-06-15 cs.AI cs.AR
How LLMs Fail and Generalize in RTL Coding for Hardware Design?
NVIDIA Research（英伟达研究院）
提出基于问题可解性的错误分类法，揭示LLM在RTL编码中受限于预训练知识，对齐技术仅教会编译，而推理能力才是关键瓶颈。
2026-06-19 cs.AI cs.CL cs.PL
Federated Learning of Socially Appropriate Agent Behaviours in Simulated Home Environments
Delhi Technological University（德里理工大学）；University of Cambridge（剑桥大学）
针对社交机器人行为需符合社会规范的需求，提出联邦学习和联邦持续学习两个基准，验证FedAvg的鲁棒性及基于rehearsal的FCL可跨上下文增量学习动作社会适宜性。
2024-03-12 cs.AI cs.CY cs.LG
VeriGraphi: A Multi-Agent Framework of Hierarchical RTL Generation for Large Hardware Designs
Dept. of Computer Science \& Eng. University of South Florida Tampa, Florida, United States
VeriGraphi通过构建基于规范的图谱，解决LLM在生成分层RTL时的结构失真问题，实现可靠生成并保持功能正确性。
2026-04-19 cs.AI cs.AR cs.LG
SymRTLO: Enhancing RTL Code Optimization with LLMs and Neuron-Inspired Symbolic Reasoning
University of Maryland, College Park（马里兰大学科帕克分校）；City University of Hong Kong（香港城市大学）；University of Southern California（南加州大学）
SymRTLO提出一种融合LLM代码重写、RAG优化规则、AST模板与FSM符号推理的RTL优化框架，并配合快速验证流水线，在PPA指标上相比现有方法最高提升62.5%。
2025-09-22 cs.AI cs.AR cs.LG
Revisiting VerilogEval: A Year of Improvements in Large-Language Models for Hardware Code Generation
NVIDIA Corporation（英伟达公司）；Cornell University（康奈尔大学）
本文重新评估了 VerilogEval 发布一年来多种新商业与开源大语言模型在硬件代码生成上的表现，发现 GPT-4o 与 Llama3.1 405B 等模型通过率显著提升，并通过改进基准测试基础设施强调了提示工程与失败分析对模型发展的重要性。
2025-02-03 cs.AI cs.AR
RuC: HDL-Agnostic Rule Completion Benchmark Generation
Barcelona Supercomputing Center（巴塞罗那超级计算中心）；Universitat Politècnica de Catalunya（加泰罗尼亚理工大学）
RuC通过语法驱动的方法生成HDL无关的规则补全基准，用于评估模型在RTL开发中的代码理解能力，结果显示提示策略对性能影响显著。
2026-04-30 cs.AI cs.AR
Knowledge Graphs, the Missing Link in Agentic AI-based Formal Verification
1 Infineon Technologies Dresden AG \& Co. KG, Germany 2 Infineon Technologies Semiconductor India Private Limited, India
本文提出基于知识图谱的验证方法，通过结构化中间表示提取规范、RTL和工具反馈，提升形式验证中规范到RTL的关联性，并通过多代理工作流生成SVAs及三种修正循环。
2026-05-07 cs.AI
EvolVE: Evolutionary Search for LLM-based Verilog Generation and Optimization
Department of Electrical Engineering（电气工程系）；National Taiwan University（国立台湾大学）；Department of Computer Science and Information Engineering（计算机科学与信息工程系）；Institute of Information Science（信息科学研究所）
EvolVE通过进化搜索方法提升LLM在Verilog生成与优化中的性能，达到98.1%的准确率并优化行业级集成电路设计。
2026-01-26 cs.AI cs.NE cs.PL
AutoVCoder: A Systematic Framework for Automated Verilog Code Generation using LLMs
Shanghai Jiao Tong University（上海交通大学）；Sun Yat-sen University（中山大学）；Fudan University（复旦大学）
本文提出开源框架AutoVCoder，通过高质量硬件数据集生成、两轮LLM微调和领域特定RAG机制，显著提升了LLMs生成Verilog代码的语法与功能正确性，在多个基准上优于现有模型。
2024-07-21 cs.AI cs.AR
From Concept to Practice: an Automated LLM-aided UVM Machine for RTL Verification
School of Integrated Circuits, Southeast University（东南大学集成电路学院）；National Center of Technology Innovation for EDA（国家EDA技术创新中心）；College of Economics, Shenzhen University（深圳大学经济学院）；School of Computer Science and Engineering, Sun Yat-sen University（中山大学计算机科学与工程学院）；Department of Computer Science, University of York（约克大学计算机科学系）；Department of Computer Science, City University of Hong Kong（香港城市大学计算机科学系）
本文提出UVM^2框架，利用大语言模型自动生成并优化UVM测试平台，显著降低手动工作量，提升验证效率与覆盖率。
2026-04-07 cs.AI cs.AR
SiliconMind-V1: Multi-Agent Distillation and Debug-Reasoning Workflows for Verilog Code Generation
SiliconMind-V1
SiliconMind-V1通过多智能体框架和测试平台驱动的验证，实现了更高效且功能正确的Verilog代码生成。
2026-03-11 cs.AI cs.AR cs.SE
SENTAUR: Security EnhaNced Trojan Assessment Using LLMs Against Undesirable Revisions
New York University（纽约大学）
针对集成电路供应链中的硬件木马风险，提出基于大语言模型的SENTAUR框架，无需学习周期即可生成并净化RTL级HT实例，实现快速评估，且可推广至自动功能修改。
2024-07-17 cs.AI cs.AR cs.CR
DeepV: A Model-Agnostic Retrieval-Augmented Framework for Verilog Code Generation with a High-Quality Knowledge Base
University of Florida（佛罗里达大学）
DeepV提出模型无关的RAG框架，利用高质量知识库增强上下文，无需RTL训练即可提升Verilog代码生成性能，在VerilogEval上使GPT-5提升近17%。
2025-10-06 cs.AI cs.AR
Structured Testbench Generation for LLM-Driven HDL Design and Verification-Oriented Data Curation
National Taiwan University（国立台湾大学）；Academia Sinica（中央研究院）；Harvard University（哈佛大学）
提出STG框架，利用硬件设计固有结构生成确定性测试台，比迭代LLM方法快720倍，编译成功率更高，覆盖率更高，误判更少，并用于数据整理和测试时扩展。
2026-06-12 cs.AI
Back to the Future: Rethinking EDA Infrastructure for Agentic Systems in Chip Design Verification
Columbia University（哥伦比亚大学）；Google DeepMind（谷歌DeepMind）；Google（谷歌）
针对芯片验证中EDA流程仍依赖人工的问题，提出端到端智能体框架BTTF，将仿真数据转为SQLite数据库并配合多智能体编排，实现自然语言查询转SQL，在150查询基准上达到95.33%准确率，推动自主验证。
2026-10-26 cs.AI
ASIC-Agent: An Autonomous Multi-Agent System for ASIC Design with Benchmark Evaluation
The American University in Cairo（开罗美国大学）
本文提出ASIC-Agent，一个基于多智能体架构和向量数据库的自主ASIC设计系统，并引入首个硬件设计智能体基准ASIC-Agent-Bench，实验证明其能显著加速ASIC设计工作流。
2025-08-21 cs.AI cs.AR cs.CL
Bench4HLS: End-to-End Evaluation of LLMs in High-Level Synthesis Code Generation
Department of Electrical and Computer Engineering (ECE), University of Central Florida（电子与计算机工程系，中央佛罗里达大学）
Bench4HLS通过提供结构化、可扩展的测试平台，评估LLM在高层次综合代码生成中的性能与优化能力。
2026-01-16 cs.AI cs.AR cs.PL
VeriReason: Reinforcement Learning with Testbench Feedback for Reasoning-Enhanced Verilog Generation
Department of Electrical Engineering, University of Maryland（电气工程系，马里兰大学）
本文提出 VeriReason 框架，结合监督微调、GRPO 强化学习、测试平台反馈与自检查纠错，在 VerilogEval 上以 83.1% 功能正确率刷新自动化 RTL 生成水平。
2025-05-17 cs.AI cs.AR cs.LG
ChipSeek: Optimizing Verilog Generation via EDA-Integrated Reinforcement Learning
SKLP, Institute of Computing Technology, Chinese Academy of Sciences（中国科学院计算技术研究所智能计算机研究中心）；University of Chinese Academy of Sciences（中国科学院大学）；University of Electronic Science and Technology of China（电子科技大学）；Beijing Institute of Technology（北京理工大学）
ChipSeek通过集成EDA的强化学习框架，优化RTL代码生成，提升功能正确性和PPA指标。
2026-04-10 cs.AI cs.AR cs.PL
Proof2Silicon: Prompt Repair for Verified Code and Hardware Generation via Reinforcement Learning
Electrical and Computer Engineering（电气与计算机工程系）；University of Illinois Urbana-Champaign（伊利诺伊大学厄巴纳-香槟分校）
本研究提出Proof2Silicon端到端框架，嵌入基于强化学习的PREFACE提示优化流程，实现从自然语言到可形式化验证硬件的自动生成，端到端硬件综合成功率最高达72%。
2025-10-20 cs.AI
Agentic Hardware Design as Repository-Level Code Evolution
NVIDIA Research（NVIDIA研究）
提出HORIZON自演化代理框架，将硬件设计视为仓库级代码演化，通过Markdown编译项目包和免手代理循环实现全自动基准测试，在多个基准上达到100%完成率。
2026-06-29 cs.AI cs.AR
