Exploring Memory Access Patterns for Graph Processing Accelerators
商业和技术的最新趋势（例如，机器学习、社会网络分析）受益于在数据库和数据科学平台中存储和处理越来越多的图形结构数据。作为具有可定制的存储层次结构的图形处理的加速器的FPGA承诺解决由传统硬件上固有的不规则存储器访问模式（例如，CPU）。然而，开发这样的硬件加速器仍然是耗时且困难的，并且基准测试是非标准化的，这阻碍了对存储器访问模式变化的影响的理解和图形处理加速器的系统工程。在这项工作中，我们提出了一个模拟环境的基础上模拟他们的内存访问模式的图形处理加速器的分析。此外，我们评估了我们的方法在两个国家的最先进的FPGA图形处理加速器，并显示再现性，可比性，以及缩短开发过程的例子。在FPGA等加速器硬件上不实现周期精确的内部数据流可显著缩短实现时间，提高基准参数透明度，并允许比较图形处理方法。
2021-02-07 cs.AR cs.DB
Not All Fabrics Are Created Equal: Exploring eFPGA Parameters For IP Redaction
半导体设计公司依赖第三方代工厂来制造其集成电路（IC）。虽然这种趋势使他们能够解决制造成本问题，但它引入了安全问题，因为外部（和潜在的恶意）方可以访问设计的关键部分并窃取或修改知识产权（IP）。嵌入式FPGA（eFPGA）编辑是通过\textit{redacting}（即，移除）关键部件并将它们映射到定制的可重构结构上。只有受信任方将接收正确的比特流以恢复编辑的功能。虽然以前的研究表明，使用eFPGA是一个充分的条件，以提供对IP威胁，如逆向工程的安全性，这是否真的适用于所有的eFPGA架构还不清楚，从而激发了本文的研究。我们研究了不同的FPGA设计参数所产生的eFPGA结构的安全性。我们描述了功率、性能和面积（PPA）特征，并评估了每个结构对基于SAT的比特流恢复的抵抗力。我们的研究结果鼓励设计人员使用定制的eFPGA结构，而不是现成的商业FPGA，并表明仅考虑编辑结构的比特流大小不足以衡量安全性。
2021-11-08 cs.AR cs.CR
Building Beyond HLS: Graph Analysis and Others
高级综合将可重构逻辑引入了一个新的世界--软件开发。最新一波的HLS工具已经取得了成功，未来看起来很光明。但是HLS是FPGA加速的终极目标吗？即使在处理麻烦的数据结构和复杂的控制流（例如图形算法中经常遇到的那些）时，允许非专家成功地对FPGA进行编程是否足够？我们来看看全景采用HLS的软件社区，专注于图形分析，特别是为了推广到\textit{FPGA-unfriendly}的问题。我们认为，在目前的HLS开发流程中存在的缺点，阻碍采用，并提出我们对前进道路的看法，包括如何通过更高层次的工具来解决这些问题。
2021-04-06 cs.AR
Fully Integrated On-FPGA Molecular Dynamics Simulations
分子动力学（MD）在FPGA上的实现受到了极大的关注。然而，以前的工作包括组件的概念验证实现，通常是范围有限的力量;完整的系统，但大部分工作由主机CPU分担;或原型演示，例如，使用OpenCL，既不实现整个系统，也没有竞争力的性能。在本文中，我们提出了我们认为是第一个基于FPGA的全尺寸仿真引擎，并表明其性能与GPU（在工业生产环境中运行Amber）具有竞争力。该系统具有片上颗粒数据存储和管理、短距离和长距离力评估以及结合力、运动更新和颗粒迁移等功能。这项工作的其他贡献包括探索众多的架构权衡和分析粒子/细胞和各种片上计算单元之间的各种映射方案。潜在的影响是，该系统有望成为长时间尺度分子动力学与商品集群的基础。
2019-05-14 cs.AR cs.DC
Coyote v2: Raising the Level of Abstraction for Data Center FPGAs
本文提出开源FPGA shell框架Coyote v2，采用三层分层设计支持动态部分重配置与高级软件抽象，显著缩短综合与重配置时间，并通过实际应用及系统集成验证了其性能优势。
2025-04-30 cs.AR
ExPAN(N)D: Exploring Posits for Efficient Artificial Neural Network Design in FPGA-based Systems
TU Dresden（德累斯顿工业大学）；RWTH Aachen（亚琛工业大学）
本文提出ExPAN(N)D框架，结合Posit数制与定点算术，通过新颖的转换器和参数表示，在FPGA上实现高效ANN，显著降低存储和能耗。
2020-10-27 cs.AI cs.AR cs.ET
High-Level FPGA Accelerator Design for Structured-Mesh-Based Explicit Numerical Solvers
本文提出了一种工作流程，用于合成接近最佳的FPGA实现的结构网格为基础的模板应用显式求解器。它利用应用程序类的关键特性、计算通信模式和FPGA的架构功能，加速高性能计算领域的求解器。该工作流程的主要新功能包括：（1）将标准的最先进技术与大量高增益优化（如优化和空间分块/平铺）相结合，以提高实际工作负载的吞吐量;（2）开发和使用预测分析模型，以探索设计空间、资源估计和性能。在Xilinx Alveo U280 FPGA上使用设计工作流程实现了三个代表性应用，表现出接近最佳的性能和超过85%的预测模型准确度。将这些应用程序与现代HPC级GPU（Nvidia V100）上相同应用程序的同等高度优化实现进行比较，分析解决方案的时间、带宽和能耗。性能结果表明，FPGA实现的运行时性能与V100 GPU相当，与基于GPU的最佳性能解决方案相比，FPGA上合成的最大非平凡应用程序的能耗节省超过2倍。我们的调查显示，在获得高性能的当前一代FPGA相比，传统架构的相当大的挑战。我们讨论了一个给定的模板代码的决定因素是服从FPGA实现，提供洞察的可行性和盈利能力的设计和由此产生的性能。
2021-01-07 cs.AR cs.DC cs.PF
Post-Quantum and Blockchain-Based Attestation for Trusted FPGAs in B5G Networks
针对B5G网络中FPGA易受攻击及量子计算威胁，提出结合远程认证、后量子密码和区块链的软硬件可信配置方案，仅增加2%开销。
2025-06-26 cs.AR
Reconfigurable Distributed FPGA Cluster Design for Deep Learning Accelerators
Illinois Institute of Technology（伊利诺伊理工大学）；Embedded Computing and Signal Processing (ECASP) Research Laboratory（嵌入式计算与信号处理（ECASP）研究实验室）
本文提出一种基于低功耗嵌入式FPGA的可重构分布式集群，用于探索深度学习工作负载的分布式调度优化，通过流水线结构和资源手动分配在延迟与功耗效率方面获得最佳性能。
2023-05-24 cs.AR cs.DC cs.LG
ONNX-to-Hardware Design Flow for the Generation of Adaptive Neural-Network Accelerators on FPGAs
本文研究将Ratto等人提出的自适应工具链与近似计算相结合，构建ONNX到硬件的设计流程，以在边缘FPGA上实现轻量级可自适应神经网络推理，并回顾了采用类似流式架构的现有框架。
2023-09-23 cs.AR
UbiMoE: A Ubiquitous Mixture-of-Experts Vision Transformer Accelerator With Hybrid Computation Pattern on FPGA
本文提出端到端 FPGA 加速器 UbiMoE，通过流式注意力、可复用线性内核和两阶段启发式参数搜索，在两种平台上显著提升 MoE-ViT 的吞吐量与能效。
2025-02-17 cs.AR
FPGA Co-Design for Efficient N:M Sparse and Quantized Model Inference
本文提出了一种FPGA协同设计方法，通过N:M稀疏性和量化技术提升LLM在资源受限环境下的推断效率。
2026-01-20 cs.AR cs.LG
Towards Autonomous Accelerator Design: FPGA Accelerator Generation with SECDA
School of Computing Science, University of Glasgow, Scotland, UK（格拉斯哥大学计算机科学学院）
提出SECDA-DSE框架，集成大语言模型引导FPGA加速器设计空间探索，通过结构化探索器和LLM推理生成可综合的加速器设计，减少人工干预。
2026-06-09 cs.AI cs.AR cs.PF
LaZagna: An Open-Source Framework for Flexible 3D FPGA Architectural Exploration
School of Electrical and Computer Engineering, Georgia Institute of Technology（佐治亚理工学院电气与计算机工程学院）
LaZagna是一种开源框架，用于自动化生成和评估3D FPGA架构，通过支持高级规格、可综合RTL生成和位流生产，扩展了设计空间并提高了灵活性。
2026-01-22 cs.AR
RapidStream IR: Infrastructure for FPGA High-Level Physical Synthesis
提出RapidStream IR这一FPGA高层次物理综合基础设施，通过灵活的中间表示支持任意层级流水线、多源设计集成、跨平台移植与扩展，将大语言模型等混合源设计频率提升7%至62%。
2024-10-16 cs.AR cs.DC
Interconnect-Aware Logic Resynthesis for Multi-Die FPGAs
Ghent University（根特大学）；Vrije Universiteit Brussel（布鲁塞尔自由大学）；Eindhoven University of Technology（埃因霍温理工大学）
本文提出一种互连感知逻辑综合方法，通过重构LUT级网表减少超长线数量，提升多芯片FPGA的物理设计灵活性。
2026-03-13 cs.AR
Jack of All Scales: A Versatile FPGA Tensor Block for MXFP Precisions
University of Waterloo（滑铁卢大学）；University of Toronto（多伦多大学）
研究现代深度学习中MXFP格式在FPGA架构中支持有限的问题，提出针对性修改DSP模块内部张量模式架构的方法，实现对所有MXFP精度的原生支持，使DSP切片面积增加36%，平均吞吐量提高4.2倍。
2026-07-16 cs.AR
Dependability modeling and optimization of triple modular redundancy partitioning for SRAM-based FPGAs
基于SRAM的FPGA因其现场可编程性和低成本而在航空航天工业中很受欢迎。然而，它们遭受宇宙辐射引起的单粒子翻转（SEU）。三重模块冗余（TMR）是一种用于减轻FPGA中的SEU的众所周知的技术，其通常与另一种称为配置清理的SEU减轻技术一起使用。传统的TMR一次提供针对单个故障的保护，而分区的TMR提供改进的可靠性和可用性。在本文中，我们提出了一种方法来分析TMR划分在早期的设计阶段，使用概率模型检验。所提出的正式模型可以捕获单细胞和多细胞的颠覆情况下，无论任何假设的分区大小相等。从设计的高级描述开始，使用指定数量的分区、组件表征库和用户定义的擦洗速率从数据流图（DFG）构建马尔可夫模型。这样的模型和详尽的分析捕获了辐射环境中系统中可能发生的所有故障和维修。然后，使用PRISM模型检查器自动验证各种可靠性和可用性属性，探索擦洗频率和满足设计要求所需的TMR分区数量之间的关系。此外，报告的结果表明，基于已知的投票失败率，它是可能的，找到一个最佳的分区数在早期设计阶段，使用我们提出的方法。
2019-10-08 cs.AR cs.DC cs.LO
From Patterns to Parsers: Automatic Generation of Efficient Hardware Parsers for FPGAs
Meta Platforms, Inc.（Meta平台公司）；Department of Electrical and Computer Engineering, University of Waterloo（滑铁卢大学电气与计算机工程系）
该研究提出开源工具，从高级规范自动生成高效硬件解析器。利用PIR解耦前端与后端，扩展模式匹配。通过以太网和网络入侵检测流程演示，生成的解析器在频率和资源利用上表现出色，为多样应用实现高性能、资源高效的硬件解析器。
2026-07-20 cs.AR
CNN-Based Equalization for Communications: Achieving Gigabit Throughput with a Flexible FPGA Hardware Architecture
RPTU Kaiserslautern-Landau（莱茵-普法尔茨-特里尔大学（凯撒斯劳滕-兰道））；KIT（卡尔斯鲁厄理工学院）
本文提出了一种基于CNN的均衡器的高性能FPGA实现，通过跨层设计和可变并行度架构，在满足光通信高吞吐量需求的同时保持灵活性，其误码率比传统均衡器低约四倍，吞吐量超过40 GBd并大幅超越GPU。
2024-04-22 cs.AR cs.LG eess.SP
Exploring Computation-Communication Tradeoffs in Camera Systems
相机是事实上的传感器。对实时和低功耗计算机视觉的需求不断增长，加上高效异构系统的趋势，在相机节点和云中产生了广泛的图像处理加速技术。在本文中，我们描述了两种新的相机系统，使用加速技术，推动能源和性能缩放的极端，并探讨在其设计的计算通信权衡。第一个案例研究的目标是一个摄像头系统，该系统旨在检测和验证个人面部，仅依靠从RFID读取器收集的能量运行。我们设计了一个多加速器SoC设计，工作在亚mW范围内，并评估它与现实世界的工作负载，以显示性能和能源效率的改进，一个通用的微处理器。第二个摄像机系统支持16个摄像机机架，处理超过32 Gb/s的数据，以产生实时3D-360度虚拟现实视频。我们设计了一个多FPGA处理流水线，在计算时间上比CPU和GPU配置高出10倍，直接从摄像机机架以每秒30帧的速度生成全景立体视频。我们发现，早期的数据减少步骤，无论是在复杂的处理或卸载，是最关键的优化相机内系统。
2017-10-16 cs.AR
Speeding-up Logic Design and Refining Hardware EDA Flow by Exploring Chinese Character based Graphical Representation
电子设计自动化（EDA）技术对计算机硬件设计产生了深刻的影响，特别是在超大规模集成（VLSI）电路领域。特别是，FPGA，ASIC和SOC应用的普及已经急剧增加，由于发达的EDA工具链。几十年来，提高EDA工具的功能性、效率、准确性和智能性不仅是学术界的研究热点，也是业界的尝试目标。本文从一个新的角度对当前主流的EDA工作流程和设计方法进行了回顾，旨在缩短EDA设计周期，大大简化逻辑设计负担。具体而言，有三个主要贡献。首先，提出了一个用于表示逻辑抽象语法树的基于汉字的表示系统（CCRS）。其次，采用寄存器传输级（RTL）符号描述技术代替传统的基于文本的编程方法。最后，讨论了基于CCRS的EDA精细化设计流程。基于图形化非纯英文的EDA流程可以降低设计成本和复杂度。作为这一新领域的基础性尝试，可以肯定的是，后续的大量工作将促进相关EDA技术的发展。
2020-04-15 cs.AR cs.PL
RAD-Sim: Rapid Architecture Exploration for Novel Reconfigurable Acceleration Devices
随着现场可编程门阵列（FPGA）容量的持续增长以及它们被纳入到新的环境中，例如嵌入式系统，我们已经见证了一类超越传统FPGA架构的新型可重构加速器件（RAD）的引入。这些器件将可重新配置的结构与粗粒度的域专用加速器块相结合，所有加速器块都通过高性能分组交换片上网络（NoC）连接，以实现高效的系统范围通信。然而，我们缺乏必要的工具来有效地探索RAD的巨大设计空间，研究其不同组件之间的复杂交互，并评估各种设计选择的组合。在这项工作中，我们开发的RAD-Sim，一个周期级的架构模拟器，允许快速的应用程序驱动的探索新的RAD的设计空间。为了展示RADSim的功能，我们在RAD实例上映射和模拟了最先进的深度学习（DL）推理覆盖，该RAD实例包含FPGA结构和复杂的硬矩阵向量乘法引擎，通过系统范围的NoC进行通信。通过这个例子，我们展示了RAD-Sim如何帮助架构师量化更改特定架构参数对端到端应用程序性能的影响。
2023-01-12 cs.AR
Beyond Static Policies: Exploring Dynamic Policy Selection for Single-Thread Performance Optimization
University of Wisconsin–Madison（威斯康星大学麦迪逊分校）；NVIDIA（英伟达）
本文探讨不同工作负载或同一工作负载的不同执行阶段是否受益于不同策略组合，通过模拟发现动态策略选择能显著降低IPC损失，提升单线程性能。
2026-05-06 cs.AR
Locus: A Framework for Exploring and Optimizing Point Addition Hardware for Zero-Knowledge Proofs
New York University Tandon School of Engineering（纽约大学坦登工程学院）
Locus框架自动生成椭圆曲线点加（PADD）的ASIC和FPGA实现，系统探索设计空间，在12nm工艺下相比先前ASIC实现2.71倍加速和3.11倍面积缩减，并显著提升端到端ZKP证明生成速度。
2026-09-17 cs.AR cs.CR
