Chalcogen assisted contact engineering: towards CMOS integration of Tungsten Diselenide Field Effect Transistors
建立用于CMOS集成电路的2D半导体技术的主要障碍之一是缺乏导致具有可比较的n型和p型行为的2D FET的工业可扩展掺杂技术。在这里，我们展示了一种基于硫族元素的技术来改变WSe2的表面，以实现增强的双极行为，以及从n型到p型行为的WSe2 FET的完全过渡。该技术涉及硫族元素原子和TMDC表面之间的干化学，这导致表面状态，从而改善通过FET的空穴和电子注入。我们提出了这样一种技术，实现所有基于WSe2的CMOS集成电路，因此揭示了其对技术的潜力。
2019-01-08 physics.app-ph
Analysis and Modeling of an 11.8 GHz Fin Resonant Body Transistor in a 14nm FinFET CMOS Process
在这项工作中，一个紧凑的模型，提出了一个14纳米CMOS为基础的FinFET谐振体晶体管（fRBT）工作在11.8 GHz的频率，并针对下一代无线电通信，时钟和传感应用的RF频率生成/滤波。该设备的声子色散特性的分析，通知模型的发展，显示了由于后端线（BEOL）金属PnC的周期性的偏振交换的存在。一个本征频率为基础的提取过程，适用于谐振器的基础上静电力换能，已被用来模拟谐振腔。用于FinFET的BSIM-CMG（公共多栅极）模型的增强形式用于对fRBT中的驱动和感测晶体管进行建模。该模型框架允许与代工厂提供的工艺设计套件（PDK）和电路模拟器轻松集成，同时灵活地改变换能机制和器件架构。最终，针对不同工作条件下制造的fRBT器件的RF测量数据验证了该行为，从而证明了此类谐振器件无缝集成在CMOS堆栈中的第一个完整模型。
2021-07-09 physics.app-ph
Large Scale Integration of Graphene Transistors for Potential Applications in the Back End of the Line
已经建立了石墨烯器件制造的芯片到晶片规模的CMOS兼容方法，其可以集成到常规半导体工艺流程的后端（BEOL）中。在本文中，我们提出的石墨烯场效应晶体管（GFET），这是使用这种晶圆规模的方法制造的实验结果。这些晶体管中的载流子迁移率高达几百cm-$^2$ $^{-1}$ s $^{-1}$。此外，这些器件表现出类似于使用机械剥离制造的石墨烯器件的电流饱和区域。GFET的整体性能还不能与基于机械剥离材料的器件的记录值竞争。尽管如此，这种大规模的方法是一个重要的一步，可靠性和可变性的研究，以及优化设备方面，如电接触和介电接口与统计相关的设备数量。这也是将石墨烯引入晶圆级工艺线的一个重要里程碑。
2022-11-22 physics.app-ph
Cryogenic Characerization and Modeling of Standard CMOS down to Liquid Helium Temperature for Quantum Computing
本文介绍了0.18 μ m CMOS工艺（1.8V和5V）的低温特性和模型。在300 K到4.2 K的温度范围内，对几种不同宽长比（W/L）的PMOS和NMOS晶体管在不同偏压条件下的特性进行了广泛的研究。我们提取了它们的基本物理参数，并基于BSIM 3V 3开发了一个紧凑的模型。除了它们的I-V特性，阈值电压（Vth）值，开/关电流比，MOS晶体管的导通电阻和芯片上的电阻在300 K到4.2 K的温度下测量。建立了一个简单的子电路来校正扭结效应。本文的工作为低温CMOS工艺的实现提供了实验依据，为低温CMOS工艺的工业流片工艺提供了有效的模型，为集成电路在低温环境中的应用，包括低温下量子芯片的量子测量和控制系统提供了实验依据。
2019-01-17 cond-mat.mes-hall physics.app-ph
Post-CMOS Compatible Aluminum Scandium Nitride/2D Channel Ferroelectric Field-Effect-Transistor
在1963年，Moll和Tarui提出半导体的场效应电导可以通过铁电（FE）材料的反向极化来控制，以创建铁电场效应晶体管（FE-FET）。然而，生产实用、紧凑的FE-FET的后续努力受到低保持力和与互补金属氧化物半导体（CMOS）工艺集成不兼容的困扰。这些困难导致了基于捕获电荷的存储器设备（也称为浮栅或闪存）的发展，并且这些现在是主流的非易失性存储器（NVM）技术。在过去的二十年里，氧化物铁电材料的进步使铁电领域重新焕发活力，并使铁电随机存取存储器（FE-RAM）成为商业现实。尽管取得了这些进展，但由于工艺挑战，基于锆钛酸铅（PZT）的商业FE-RAM在130 nm处停滞不前。350 ℃）。该温度与CMOS后端工艺兼容。在这里，我们提出了一个FE-FET器件的AlScN FE电介质层集成的范德华二维（2D）半导体，MoS 2的沟道层。我们的器件显示开/关比约为10^6，同时具有0.3 V/nm的归一化存储窗口。这些器件还表现出稳定的双态存储器保持时间长达10^4秒。我们的模拟和实验结果表明，AlScN和2D半导体的组合几乎是理想的低功耗FE-FET存储器。这些结果展示了嵌入式内存和内存计算的新方法，甚至可能导致有效的神经形态计算架构。
2020-10-22 cond-mat.mes-hall cond-mat.mtrl-sci physics.app-ph
Computational Design of Two-Dimensional MoSi$_2$N$_4$ Family Field-Effect Transistor for Future Ångström-Scale CMOS Technology Nodes
本综述总结了基于第一性原理密度泛函理论与非平衡格林函数输运模拟的二维MoSi$_2$N$_4$家族场效应晶体管的计算设计进展，回顾了其物理特性、器件性能与优化策略，并指出了面向埃尺度CMOS技术节点的关键挑战与未来研究方向。
2025-06-26 cond-mat.mes-hall cond-mat.mtrl-sci physics.app-ph
X-Band Fin Resonant Body Transistors in 14nm CMOS Technology
在这里，我们提出了在IEEE X波段的14纳米FinFET技术的未发布的声学谐振器的第一个演示和深入研究，它提供了一个零障碍进入解决方案，高Q，小尺寸，谐振槽无缝集成在先进的CMOS节点。这些器件利用声子波导进行声学限制，并利用该技术固有的MOS电容器和晶体管来机电驱动和感测声学振动。在30个偏置点上分析了16种器件变化，以识别声子限制，栅极长度和终止方案对谐振器特性的影响。在测试的设计变化中，FinFET谐振器性能的限制因素被示出为后端线（BEOL）限制，其中具有结合了Mx和Cx金属层的声波导的器件表现出2.2倍更高的平均品质因数（Q）和峰值幅度，其中最大Q从115增加到181，并且最大幅度从0.8 μ S缩放到4.5 μ S。偏置的最高性能的设备的详细分析显示出良好的拟合与导出的模型，它解决了速度饱和压阻效应的第一次在有源谐振晶体管。峰值差分峰值由硅能带结构的变化所主导，正如从包括来自压阻效应、静电调制和硅带隙调制的贡献的分析所预期的。
2021-07-01 physics.app-ph
CMOS-Compatible Ising Machines built using Bistable Latches Coupled through Ferroelectric Transistor Arrays
实现与CMOS工艺技术兼容的紧凑和可扩展的伊辛机对于使用这种硬件平台加速计算上棘手的问题的有效性和实用性至关重要。除了需要实现紧凑的伊辛自旋，耦合网络的实现，它描述了自旋相互作用，也是一个潜在的瓶颈，在这种平台的可扩展性。因此，在这项工作中，我们提出了一个伊辛机平台，利用紧凑的双稳态CMOS锁存器（交叉耦合逆变器）的新颖行为，作为经典的伊辛自旋通过高度可扩展和CMOS工艺兼容的铁电HfO 2基铁电FET（FeFET）作为耦合元件相互作用。我们通过实验证明了这个系统的原型构建块，并使用模拟来评估缩放系统的行为。我们预计，所提出的架构可以计算伊辛解决方案的效率约为1.04 × 10^8解决方案/W/秒。我们的工作不仅为实现CMOS兼容的设计提供了一条途径，而且还克服了它们的扩展挑战。
2022-05-29 cs.ET physics.app-ph
Dielectric/semiconductor interfacial doping to develop solution processed high performance 1 V ambipolar oxide-transistor and its application as CMOS inverter
从SnO 2薄膜晶体管（TFT）的电介质/半导体界面的p型掺杂已被用于开发高载流子迁移率平衡的双极氧化物晶体管。为了引入这种界面掺杂，已经通过使用两种不同的含有三价原子的离子导电氧化物半导体来制造底栅顶接触TFT。这两种离子导电材料分别是LiInO_2和LiGaO_2，含有可移动的Li+离子。在离子电介质顶部上的SnO 2薄膜制造期间，这些三价原子允许对界面SnO 2层进行p掺杂以在TFT的沟道中引入空穴传导。为了实现这种界面掺杂现象，在含有二价锌（Zn）原子的相同条件下，用Li 2 ZnO 2电介质制造了参考TFT。我们的比较电气数据表明，TFT与LilnO 2和LiGaO 2电介质是双极性的性质，而与Li 2 ZnO 2电介质的TFT是一个单极n沟道晶体管，揭示了界面掺杂的SnO 2。最有趣的是，通过使用LilnO 2电介质，我们能够制造1.0 V平衡双极TFT，其具有分别为7 cm 2 V-1 s-1和8 cm 2 V-1 s-1的高电子和空穴迁移率值，两种操作的开/关比>102，其已用于低压CMOS反相器制造。
2020-01-04 cond-mat.mtrl-sci physics.app-ph
On the suitability of hBN as an insulator for 2D material-based ultrascaled CMOS devices
互补金属氧化物半导体（CMOS）逻辑电路在最终的缩放极限对所涉及的所有材料的性能提出了最高要求。对半导体的要求已经得到了很好的探索，并且可以通过许多层状二维（2D）材料来满足，例如过渡金属二硫属化物或黑磷。对栅极绝缘体的要求可以说更具挑战性，难以满足。特别地，形成金属氧化物半导体场效应晶体管（MOSFET）的中心元件的绝缘体与半导体的组合必须具有优异的质量，以便构建有竞争力的器件。目前，六方氮化硼（hBN）是最常见的二维绝缘体，并且被广泛认为是纳米级二维材料基晶体管中最有前途的栅极绝缘体。在这里，我们严格评估hBN的材料参数，并得出结论，虽然它的属性使hBN在二维纳米电子学中的许多应用的理想候选人，hBN是最有可能不适合作为超尺度CMOS器件的栅极绝缘体。
2020-08-10 cond-mat.mes-hall physics.app-ph
Highly Uniform Thermally Undercut Silicon Photonic Devices in a 300 mm CMOS Foundry Process
本文在300 mm CMOS代工线开发晶圆级热底切工艺，通过移除波导下方衬底增强热隔离，显著提升微盘调制器和MZI相移器调谐效率，并验证全晶圆均匀性与高良率。
2025-06-06 physics.app-ph physics.optics
SPICE Simulation of tunnel FET aiming at 32 kHz crystal-oscillator operation
我们数值研究的可能性，使用隧道场效应晶体管（TFET）在32 kHz的晶体振荡器电路，以降低功耗。基于传统的CMOS晶体管模型，使用SPICE（具有集成电路强调的仿真程序）进行仿真。结果表明，TFET的功耗是传统低功耗CMOS的十分之一。
2017-10-20 cond-mat.mes-hall cs.ET physics.app-ph
A back-end, CMOS compatible ferroelectric Field Effect Transistor for synaptic weights
类脑计算架构使得能够在单个电路内密集地共同定位存储器和处理元件。这种协同定位消除了在单独的存储器和计算单元之间传输数据的通信瓶颈，如在用于包括机器学习的数据关键应用的标准冯·诺依曼架构中。神经形态系统的基本构建块是非易失性突触元件，例如忆阻器。关键忆阻器特性包括合适的非易失性电阻范围、连续线性电阻调制和对称切换。在这项工作中，我们展示了具有良好线性的铁电Hf $_{57}$ Zr $_{43}$ O $_{2}$（HZO）场效应晶体管（FeFET）的电压控制的，对称的和模拟的增强和抑制。我们的FeFET具有低写入能量（fJ）和快速编程时间（40 ns）。在氧化钨（WO $_{x}$）读出通道中，以低噪声（1%）在4位深度上进行了保留测量。通过将沟道厚度从15 nm调整到8 nm，FeFET的开/关比可以从1%设计到200%，导通电阻理想地> 100 kOhm，这取决于沟道几何形状。该器件的概念是使用地球丰富的材料，并与后端线（BEOL）集成到互补金属氧化物半导体（CMOS）工艺兼容。因此，它具有很大的潜力，为制造高密度，大规模集成阵列的人工模拟突触。
2020-01-17 cs.ET physics.app-ph
1/f Noise Reduction using In-Pixel Chopping in CMOS Image Sensor
提出了一种降低有源像素传感器（APS）源极跟随器（SF）晶体管低频噪声的像素内斩波技术。SF低频噪声通过斩波在较高频率处调制，在像素内实现，并且在后期使用低通滤波消除。为了实现斩波，传统的3 T APS架构进行了修改，每个像素只有一个额外的晶体管的最小尺寸。噪声的减少还增强了图像传感器的动态范围（DR）。测试电路采用UMC 0.18 μ m标准CMOS工艺制作。测量结果表明，在50 MHz斩波频率下，1/f噪声降低约22 dB。
2018-07-27 physics.app-ph physics.ins-det
GaAs nano-ridge laser diodes fully fabricated in a 300 mm CMOS pilot line
在300 mm CMOS试验线上全制造了首批电驱动GaAs基多量子阱激光二极管，展示了室温连续波激射及优异性能，验证了III-V/Si纳米脊单片集成概念在硅光子学中的潜力。
2023-07-20 physics.app-ph physics.optics
A Multifunctional Sub-10nm Transistor
纳米电子集成电路技术完全基于MOSFET晶体管，因为其可扩展性可达纳米范围。另一方面，提供无与伦比的模拟特性和频率响应的双极结型晶体管（BJT）不能在不损失晶体管动作的情况下缩放到纳米范围。这里介绍了一种多功能纳米级晶体管，可提供相同的BJT行为并扩展其功能。这种新型晶体管采用CMOS制造技术，通过电场形成BJT发射极、基极和集电极。通过在操作期间允许载波调制，其电流增益可以改变至少五个数量级。该特性将新颖的自适应、可变增益和可编程模拟模块引入现有的电子电路设计和制造中。该器件的非门版本的临界尺寸为7 nm，工作频率为730 GHz，其三级环形振荡器的频率为240 GHz。通过适当的栅极偏置，它还可以作为纳米级MOSFET工作，轻松缓解短沟道效应。
2021-07-31 cond-mat.mes-hall physics.app-ph
Contactless method to measure 2DEG charge density and band structure in high electron mobility transistor structures
我们提出了一种非接触式的方法，能够表征高电子迁移率晶体管异质结构在晶片阶段，在其生长后，在任何生产过程已经尝试之前，提供平衡能带结构和量子阱中的二维电子气的电荷密度。因此，该方法可以评估关键的晶体管参数，并有助于筛选出低性能的晶片之前，实际的制造。为此，我们使用一个简单的光学光谱在室温下，测量的表面光电压带边响应的异质结构，并使用一个模型，考虑到内置的电场的影响，在层和异质结的光吸收，以评估带隙，带偏移，和内置的字段。量子阱电荷然后从内建场计算。该方法的主要优点是它的能力，同时在一个单一的测量提供所有不同的层在典型的异质结构的信息。该方法不限于高电子迁移率晶体管结构，而是可以用于任何其它异质结构。它为后硅多层多半导体异质结构器件时代的新型表征方法打开了大门。
2018-02-19 physics.app-ph
Low-Power Silicon Strain Sensor Based on CMOS Current Reference Topology
开发了一种受Widlar自偏置电流源拓扑启发的应变传感器，称为$β$ -乘法器，以获得具有高电源抑制的应变相关参考电流。该传感器依赖于硅MOS晶体管中的压阻效应，形成电流参考电路。器件的行为进行了分析计算和验证与实验测量下的四点弯曲测试。采用集成电阻的基本实现方案在52.06 nA/°C的温度灵敏度下，应变灵敏度为2.54 nA/ $με$（应变系数为324）。进一步实现了基于电流减法原理的全晶体管电路，使应变灵敏度达到12.02 nA/ $με$（应变系数为1773），温度灵敏度达到-28.72 nA/°C。该实施方案包括一个CMOS有源负载，用于调整应变和温度灵敏度，总功耗在20和150 $μ$ W之间。
2022-06-09 physics.app-ph
200 mm Wafer-Scale Monolithic 3D Integration of Atomic Layer-Deposited Oxide Semiconductors
Elmore Family School of Electrical and Computer Engineering, Purdue University（普渡大学埃尔莫电气与计算机工程学院）；Birck Nanotechnology Center, Purdue University（普渡大学伯克纳米技术中心）；School of Materials Science and Engineering, Purdue University（普渡大学材料科学与工程学）
本研究实现200毫米晶圆级三层ALD InOx基器件的M3D集成，开发四层三维存算一体加速器，为下一代AI硬件提供可扩展且兼容CMOS的平台。
2026-08-11 cond-mat.mtrl-sci physics.app-ph
Scalable CMOS-BEOL compatible AlScN/2D Channel FE-FETs
存储器设备与逻辑晶体管的紧密集成是计算机硬件中的前沿挑战。这种集成对于在人工智能等大数据应用中增强计算能力和提高能源效率至关重要。尽管经过几十年的努力，可靠、紧凑、节能和可扩展的存储器设备仍然难以实现。铁电场效应晶体管（FE-FET）是一种有前途的候选物，但其在后段工艺（BEOL）中的可扩展性和性能仍未达到。在这里，我们提出了使用二维（2D）MoS 2沟道和AlScN铁电介质的可扩展BEOL兼容FE-FET。我们已经制造了一个大阵列的FE-FET的存储窗口大于7.8 V，ON/OFF比大于10^7，和ON电流密度大于250 μ A/μ m，所有在~80 nm的沟道长度。我们的设备表现出稳定的保留高达20000秒和耐力高达20000个周期，除了4位脉冲可编程存储器功能，从而打开了一条通往可扩展的3D异质集成的2D半导体存储器与硅CMOS逻辑的路径。
2022-01-06 cond-mat.mes-hall cond-mat.mtrl-sci physics.app-ph
Optoelectronic mixing with high frequency graphene transistors
石墨烯非常适合光电应用。它提供电信波长吸收、高频操作和CMOS兼容性。我们报告光电混合高达67 GHz的背栅石墨烯场效应晶体管（GFET）。我们还提出了一个模型来描述由此产生的混合电流。这些结果为用于毫米波应用（如电信和RADAR/LIDAR系统）的光电子混频器铺平了道路。
2019-05-23 physics.app-ph
Low-voltage Ferroelectric Field-Effect Transistors with Ultrathin Aluminum Scandium Nitride and 2D channels
该研究在超薄AlScN铁电薄膜上制备MoS2单层沟道FeFET，通过减薄铁电层将栅极电压降至3V以下，并系统分析厚度、制备方法和环境对磁滞行为的影响，为低功耗CMOS兼容存储计算器件提供优化路径。
2025-04-09 cond-mat.mes-hall cond-mat.mtrl-sci physics.app-ph
Indium-Tin-Oxide Transistors with One Nanometer Thick Channel and Ferroelectric Gating
在这项工作中，我们展示了高性能的铟锡氧化物（ITO）晶体管的沟道厚度下降到1 nm和铁电Hf0.5Zr0.5O2作为栅极电介质。在沟道厚度为1 nm的亚微米栅长ITO晶体管上实现了0.243 A/mm的导通电流，而当沟道厚度增加到2 nm时，导通电流增加到高达1.06 A/mm。采用厚度为10 nm的凸起源极/漏极结构，有助于0.15 Ωmm的低接触电阻和1.1{ \times } × 10-7 Ω cm 2的低接触电阻率。具有凹陷沟道和铁电选通的ITO晶体管显示出优于2D半导体晶体管和其他薄膜晶体管的几个优点，包括大面积晶片尺寸纳米薄膜形成、低接触电阻和接触电阻率、原子薄沟道不受短沟道效应的影响、通过铁电选通对高载流子密度的大栅极调制、高质量栅极电介质和钝化形成，以及用于低功率后段工艺（BEOL）CMOS应用的大带隙。
2020-08-22 cond-mat.mes-hall cond-mat.mtrl-sci physics.app-ph
Complementary junction field-effect transistor logic gate operational at 300$^\circ$C with 1.4 V supply voltage
可以在高温下工作的集成电路（IC）在汽车、航空航天、太空探索和深井钻探领域具有广泛的应用。传统的硅基互补金属氧化物半导体（CMOS）电路不能在高于200 $^\circ$ C下工作，导致使用宽带隙半导体，特别是碳化硅（SiC）。然而，氧化物-SiC界面处的高密度缺陷使得不可能预测SiC CMOS逻辑门在宽温度范围内的电特性，并且需要高电源电压（通常为${\geqq 15}$ V）来补偿其大的逻辑阈值电压偏移。在这里，我们表明，由p沟道和n沟道结型场效应晶体管（JFET）组成的SiC互补逻辑门工作在300 $^\circ$ C与低至1.4 V的电源电压。互补JFET（CJFET）反相器的逻辑阈值电压漂移为0.2 V，从室温到300 $^\circ$ C。此外，CJFET逆变器的静态和动态特性的温度依赖性很好地解释了一个简单的SiC JFET的分析模型。这使我们能够进行电子电路仿真，从而实现基于SiC CJFET技术的复杂电路或存储器的卓越设计性，这些电路或存储器可在宽温度范围内工作。
2021-06-18 physics.app-ph
Unlocking High Performance, Ultra-Low Power Van der Waals Transistors: Towards Back-End-of-Line In-Sensor Machine Vision Applications
针对二维器件面临的接触电阻、费米能级钉扎及CMOS兼容工艺等挑战，研究提出改进型范德华沉积光刻技术，制备出高性能vdW-FET、近理想二极管及超低功耗高灵敏度光电晶体管，为后端线CMOS+2D的传感器内机器视觉应用提供了可行方案。
2023-12-14 cond-mat.mes-hall cond-mat.mtrl-sci physics.app-ph
Silicide-based Josephson field effect transistors for superconducting qubits
量子计算机制造和运行的可扩展性是超越NISQ时代的关键。到目前为止，基于铝约瑟夫森隧道结的超导transmon量子比特已经展示了最先进的成果，尽管这项技术很难在大规模设施中实现。最近出现了另一种“门控”量子比特，它使用混合超导/半导体（S/Sm）器件作为门调谐约瑟夫森结。然而，目前这些技术的实现使用纳米线，其大规模制造也尚未成熟。可扩展的门控设计可以用CMOS约瑟夫森场效应晶体管作为可调谐的弱连接，其中理想的器件具有通过高透明度界面接触短沟道的大超导能隙的引线。在微电子工业中，硅化物可以实现高透明度或低接触电阻，其中一些硅化物被证明是超导的。本论文的第一部分是对两种材料的材料研究：$\text{V}_3\text{Si}$和PtSi，这两种材料分别具有高的$T_\text{c}$和成熟的集成度。第二部分包括50 nm栅长PtSi晶体管的实验结果，其中S/Sm界面的透明度由栅电压调制。在低电压下，输运在低能量下没有电导，并且在超导能隙处具有明确的特征。S/Sm界面处的势垒高度随着栅电压的增加而降低，直到零偏置峰出现在零漏电压附近，这表明出现了Andreev电流。硅基晶体管中Andreev电流的成功栅极调制代表着向完全CMOS集成的超导量子计算机迈出了一步。
2022-09-06 cond-mat.mes-hall cond-mat.supr-con physics.app-ph
Reconfigurable SWCNT ferroelectric field-effect transistor arrays
本研究提出基于单栅SWCNT铁电晶体管阵列的可重构器件，兼容CMOS后端工艺，实现高均匀性、双极传输及非易失存储，并通过仿真证明其能以更少器件实现TCAM。
2024-11-05 cond-mat.mtrl-sci physics.app-ph
Cryogenic Characterization of Low-Frequency Noise in 40-nm CMOS
本文表征了40纳米CMOS晶体管在室温和4.2K下的低频噪声，发现低温行为与室温不同，且LFN未随温度降低而减少，凸显其在低温精密模拟设计中的主导作用。
2024-05-27 cs.SY eess.SY physics.app-ph
Negative Capacitance Ion-Sensitive Field-Effect Transistors with improved current sensitivity
离子敏感场效应晶体管（ISFET）由于其免标记检测和固有的CMOS兼容性，形成了广泛的传感技术。然而，对于给定的ΔpH，它们的电流灵敏度ΔID/ID受到金属氧化物半导体场效应晶体管（MOSFET）的亚阈值斜率（SS）的电子极限和能斯特极限的限制。获得具有陡斜率传输特性的ISFET是极其具有挑战性的。在本文中，我们结合了传统的ISFET的优点，通过插入一个负电容与栅极接触串联提供的性能提升。在建议的测试与NC PZT电容器，我们证明实验减少了44%的SS，结合电流效率提高了两倍以上。由于更陡的SS，电流对pH的灵敏度提高了78%。
2019-06-26 physics.app-ph physics.ins-det
