Design And Modelling An Attack on Multiplexer Based Physical Unclonable Function
本文研究了物理不可克隆功能，特别是基于仲裁器的PUF（APUF）的设计，并扩展了对PUF设计的不同类型攻击的工作，以破坏设备的安全性，其中包括先进的计算算法。基于机器学习（ML）的攻击在攻击现有设计方面是成功的。因此，在这方面，修改后的阻力，提出的设计APUF检查建模的攻击的基础上的逻辑回归ML为基础的算法。设计在Basys-3 Artix-7 FPGA板（部件号：xc 7a 35 tcpg 236 -1）上得到确认。
2020-07-17 cs.CR
KiD: A Hardware Design Framework Targeting Unified NTT Multiplication for CRYSTALS-Kyber and CRYSTALS-Dilithium on FPGA
本文提出 KiD 硬件框架，通过三种可配置基-2 蝶形单元的统一 NTT 架构与无冲突存储映射，在多类 FPGA 上高效支持 Kyber 和 Dilithium 多项式乘法。
2023-11-08 cs.AR cs.CR
Efficient Algorithm Level Error Detection for Number-Theoretic Transform used for Kyber Assessed on FPGAs and ARM
本文针对Kyber第三轮NTT乘法提出算法级故障检测方案，在FPGA和ARM上评估，实现近100%错误检测率，面积仅增9%，延迟增13%。
2024-09-18 cs.CR
Multiple Fault Attack on PRESENT with a Hardware Trojan Implementation in FPGA
物联网将许多小型受限设备连接到互联网。与任何其他环境一样，通信安全性很重要，加密算法是我们用来保持消息安全的许多元素之一。由于这些环境的约束性质，有必要使用不需要高计算能力的算法。因此，轻量级密码是实现这一目的的理想候选者。在本文中，我们探讨了攻击超轻量级密码PRESENT使用多故障攻击的可能性。利用差分故障分析技术，我们能够恢复秘密密钥与两个故障排除和2^16个剩余的密钥位的穷举搜索。我们的攻击目标是倒数第二轮密码中的四个半字节，导致输出的所有半字节的错误输出。我们还提供了一个实际的攻击方案，利用硬件木马（HT）技术的建议故障注入在Xilinx斯巴达-6 FPGA。
2017-02-27 cs.CR
Hardware Implementation of TDES Crypto System with On Chip Verification in FPGA
安全问题在当今的高速通信系统中起着主导作用。提出了一种快速、紧凑的数据加密标准（DES）和三重DES算法的FPGA实现方案。DES和三重DES算法在密码学中被广泛应用，以保证现代通信系统中Internet流量的安全。数字密码电路的设计在Vertex 5系列（XCVLX5110T）目标器件上实现，硬件描述语言为VHDL。为了确认这些算法的预期行为，所提出的设计进行了广泛的模拟，合成不同的FPGA器件在Spartan和Virtex系列从Xilinx，即Spartan 3，Spartan 3AN，Virtex 5，Virtex E器件系列。这项工作的新颖性和贡献是在三个方面：（i）广泛的模拟和综合的建议设计针对各种FPGA器件，（ii）完整的硬件实现的加密和解密算法到Virtex 5系列设备（XCVLX5110T）基于FPGA板，（iii）生成的ICON和VIO核心的设计和芯片验证和分析使用Chipscope Pro。与迄今为止报告的实施情况相比，实验和实施结果相当令人鼓舞。
2010-02-25 cs.CR
Energy-Efficient NTT Sampler for Kyber Benchmarked on FPGA
针对Kyber中均匀多项式采样因拒绝采样导致的高延迟与高能耗问题，提出Modified SampleNTT算法，仅需两次SHAKE-128挤出即可高效生成多项式，在Artix-7 FPGA上实现了约33%的节能与降延迟。
2025-05-03 cs.CR
Efficient FPGA-based ECDSA Verification Engine for Permissioned Blockchains
随着企业采用区块链技术，许多现实世界的应用程序都是使用许可的区块链平台开发和部署的（对网络的访问受到控制，并且只提供给具有已知身份的节点）。这种区块链平台严重依赖密码学在网络中提供信任层，因此加密签名的验证往往成为瓶颈。椭圆曲线数字签名算法（ECDSA）是许可区块链中最常用的加密方案。在本文中，我们提出了一种在FPGA上有效实现ECDSA签名验证的方法，以提高旨在使用基于FPGA的硬件加速器的许可区块链的性能。我们提出了几个优化模块算术（例如，自定义乘数和快速模约简）和点运算（例如，减少了点加倍和加法运算的数量，以及最佳宽度NAF表示）。基于这些优化的模块和点运算模块，我们提出了一个ECDSA验证引擎，可用于任何应用程序的ECDSA签名的快速验证。我们通过将精心选择的操作移动到预计算块，进一步优化了用于Hyperledger Fabric（最广泛使用的许可区块链平台之一）的ECDSA验证引擎，从而简化了ECDSA签名验证的关键路线。通过在目标频率为250 MHz的Xilinx Alveo U250加速器板上的实现，我们的ECDSA验证引擎可以在$760μs$中执行单个验证，从而实现每秒1，315次验证的吞吐量，比最先进的基于FPGA的实现快约2.5倍。我们的Hyperledger Fabric特定ECDSA引擎可以在$368μs$中执行单个验证，吞吐量为每秒2，717次验证。
2021-12-04 cs.AR cs.CR
A Reconfigurable Programmable Logic Block for a Multi-Style Asynchronous FPGA resistant to Side-Channel Attacks
侧信道攻击是针对密码设备的有效攻击。它们仅使用从外部可观察到的量，例如持续时间和功耗。利用电观测对同步设备的攻击是由所有转换与一些全局时钟信号同时发生这一事实促进的。异步控制消除了这种同步，因此使攻击者更难隔离\emph{interesting intervals}。此外，异步电路中的数据编码本质上更难以攻击。本文介绍了一种抗\emph{side-channel attacks}的异步FPGA的可编程逻辑块。此外，它可以实现不同风格的异步控制和数据表示。
2008-09-23 cs.CR cs.OH
Developing and Evaluating Lightweight Cryptographic Algorithms for Secure Embedded Systems in IoT Devices
University of Chadli Bendjedid, Faculty of Sciences & Technology（查德利本杰迪德大学，科学与技术学院）
本文提出基于Feistel网络架构的新型轻量级加密算法，通过FPGA验证其在物联网等资源受限环境中的安全性和性能。
2026-01-06 cs.CR
Power Side Channels in Security ICs: Hardware Countermeasures
功率侧信道攻击是一种非常有效的密码分析技术，它可以通过监测功耗来推断安全IC的密钥。自90年代后期出现实际攻击以来，它们一直是许多配备密码的设备的主要威胁，包括灵巧卡，加密FPGA设计和移动电话。密码设备的设计者和制造商已经相应地开发了用于保护的各种对策。攻击方法也不断发展，以对抗抵抗性实现。本文回顾了基本的功耗分析攻击技术，并研究了各种硬件设计缓解措施。其目的是突出暴露的漏洞，在基于硬件的对策，为未来更安全的实施。
2016-05-02 cs.CR
A Secure Asynchronous FPGA Architecture, Experimental Results and Some Debug Feedback
本文提出了一种异步FPGA架构，用于实现防物理密码分析的密码算法。我们讨论了异步可重构架构的适用性，这样的应用程序进行建模之前，侧通道，并定义我们的目标。详细介绍了逻辑块结构。我们讨论了互连架构的几种解决方案，以及如何将这些解决方案移植到其他类型的互连（即单个驱动程序）。然后详细讨论了一种用于配置异步FPGA的高速异步配置链结构，并给出了一个采用65 nm CMOS工艺的3 × 3 FPGA原型。最后，我们提出的实验来测试高速异步配置链，并评估我们的目标已经实现了多远，提出的解决方案，我们得出结论，重点是互补的FPGA CAD算法，以及CMOS变化对侧通道漏洞的影响。
2011-03-08 cs.AR cs.CR
Novel Area-Efficient and Flexible Architectures for Optimal Ate Pairing on FPGA
针对FPGA上实现最优Ate配对存在的资源受限等挑战，提出三种基于MicroBlaze处理器的实现方案，结合多种优化算法，在Genesys板上实现128位安全级的高效灵活配对计算。
2023-08-25 cs.CR
Performance Evaluation of ECC in Single and Multi Processor Architectures on FPGA Based Embedded System
密码算法的计算成本很高，如果我们需要在资源受限的嵌入式系统中执行它们，挑战就更多了。具有可编程逻辑器件和处理核心的现场可编程门阵列（FPGA）已被证明是用于嵌入式系统的高度可行的实现平台，其提供更少的设计时间和可重构性。吞吐量、资源利用率和功率要求等设计参数是关键问题。椭圆曲线密码体制（Elliptic Curve Cryptography，ECC）在许多方面都优于RSA等公钥密码体制，如以较小的密钥提供更高的安全性，本文选择了ECC，并探讨了其在基于FPGA的嵌入式系统中实现的可能性，包括单处理器核和双处理器核结构，涉及任务并行化。考虑到其他现有作品，这项探索是同类探索中的首次，是评估在基于FPGA（Virtex 4 XC 4VFX 12、FF 668、-10）的嵌入式平台上实现ECC的最佳可能架构环境所需的活动。
2014-01-15 cs.AR cs.CR
Efficient Hardware Implementation of Constant Time Sampling for HQC
针对NIST后量子密码候选方案HQC的新型抗侧信道采样算法，提出跨层优化的高效硬件实现方案，在Xilinx Artix 7 FPGA上验证显示延迟大幅降低且资源占用更少。
2025-06-17 cs.CR
FPGA Design for Pseudorandom Number Generator Based on Chaotic Iteration used in Information Hiding Application
大量研究表明，随机数的低效生成是信息通信应用的一个重要瓶颈。因此，现场可编程门阵列（FPGA）被开发来处理一个可扩展的定点随机流生成方法。在我们以前的研究中，我们提出了一种技术，通过应用一些定义良好的离散混沌迭代，满足著名的Devaney的混沌定义，即混沌迭代（CI）。我们已经证明了具有CI的发生器能够产生合格的混沌随机数。本文针对FPGA器件对这种基于混沌迭代的发生器进行了优化设计。通过这样做，可以大大提高发电率。分析表明，这些硬件发生器也可以提供良好的统计混沌随机比特，也可以密码安全。最后给出了该算法在信息隐藏安全领域的应用实例。
2016-08-21 cs.AR cs.CR math.DS
EthVault: A Secure and Resource-Conscious FPGA-Based Ethereum Cold Wallet
EthVault是首个基于FPGA的以太坊冷钱包硬件架构，通过硬件实现关键算法提升安全性并降低资源消耗。
2025-12-10 cs.CR eess.SP
Design Space Exploration of SABER in 65nm ASIC
本文介绍了SABER的设计空间探索，在NIST的抗量子公钥密码标准化工作的决赛选手之一。我们的设计空间探索目标是65纳米ASIC平台，并对6种不同的架构进行了评估。我们的探索是通过设置一个基线架构，这是从FPGA移植。为了提高时钟频率（我们探索的主要目标），我们采用了几种优化：（i）以“智能合成”方式使用编译存储器，（ii）流水线，以及（iii）SABER构建块之间的逻辑共享。最优化的架构利用四个寄存器文件，实现了显着的时钟频率为1GHz，而只需要0.314mm2的面积。此外，该结构进行了物理综合和流片准备的布局。高频架构的估计动态功耗大约为184 mW的密钥生成和187 mW的封装或解封操作。这些结果强烈表明，我们优化的加速器架构非常适合高速加密应用。
2021-09-16 cs.CR
Exploring Side-Channel Protections in Hardware Implementations of PQC ML-KEM Verification
Northeastern University（东北大学）
针对ML-KEM的Fujisaki-Okamoto验证步骤在FPGA实现中的侧信道漏洞，对比了无保护、哈希掩码和高阶掩码三种方案，发现FPGA的并行处理导致高阶掩码仍存在一阶泄漏，可恢复完整密钥。
2026-07-01 cs.AR cs.CR
Error Detection Schemes for Barrett Reduction of CT-BU on FPGA in Post Quantum Cryptography
针对后量子密码Kyber硬件实现易受故障注入攻击的问题，提出三种基于重计算的Barrett约简故障检测方法，其中新算法RESWO延迟更低且三者检测效率均接近100%。
2025-09-04 cs.AR cs.CR
An Efficient Algorithm for Modulus Operation and Its Hardware Implementation in Prime Number Calculation
本文提出一种仅用加减、逻辑和移位操作的 FPGA 取模算法，周期数满足 y=2x+2，并通过素数计算验证其高效与可扩展性。
2025-01-09 cs.AR cs.CR
A Novel and Highly Efficient AES Implementation Robust against Differential Power Analysis
差分功率分析（DPA）是由Paul Kocher、Joshua Jaffe和Benjamin Jun于1999年开发的，是一种独特而强大的密码分析技术。对密码设备的加密和解密行为的洞察可以通过检查其电力签名来确定。本文介绍了一种新的方法来实现的AES算法，它提供了一个显着改善的强度对差分功耗分析与最小的额外硬件开销。该方法基于复合域算法中的随机化思想，在不降低工作频率、不改变算法的前提下，面积代价仅为7%，与已公布的标准保持了良好的兼容性。在Xilinx Spartan-II FPGA上的实际实现结果验证了该方法的有效性。
2010-10-01 cs.CR
Parallel Algorithms Development for Programmable Devices with Application from Cryptography
诸如现场可编程门阵列（FPGA）之类的可重构设备已经见证了密度的显著增加。最先进的FPGA是复杂的混合器件，包含多达数百万个门。最近，研究工作已经进入更高级别的并行化和硬件合成方法，可以利用这样的可编程技术。在本文中，我们探讨了一个这样的形式化方法的有效性在设计并行版本的蛇密码算法。建议的方法采用了一个功能编程符号指定算法和推理。通过使用功能分解策略、数据细化技术和基于高阶函数的现成细化的组合来实现规范。这些改进的灵感来自通信顺序进程（CSP）的操作符，并且很容易映射到Handel-C（一种硬件描述语言）中的程序。在本研究中，我们得到了几个并行蛇实现不同的性能特点。开发的设计进行了测试Celoxica的RC-1000可重构计算机与其200万门Virtex-E FPGA。这些实现的性能分析和评价。
2019-04-07 cs.CR cs.DC
A Look at the Dark Side of Hardware Reverse Engineering -- A Case Study
对现代和复杂的IC生产链的一个巨大威胁是使用不受信任的离岸代工厂，这些代工厂能够侵犯有价值的硬件设计IP或注入硬件特洛伊木马程序，造成严重的安全损失。同样，市场上占主导地位的基于SRAM的FPGA也容易受到这两种攻击，因为对于大多数部署的器件系列，即使在现场也可以检索关键的门级网表。为了执行IP侵权或特洛伊木马注入，有必要对硬件设计（部分）进行逆向工程，以了解其内部工作原理。尽管存在IP保护和混淆技术来阻止这两种攻击，但大多数技术的安全性是值得怀疑的，因为逆向工程的实际能力往往被忽视。我们的工作的贡献是双重的：首先，我们仔细审查了IP水印方案量身定制的FPGA和提高其安全性，通过使用不透明的谓词。此外，我们提出了新的逆向工程战略不透明的谓词实现，再次使自动检测和改变水印。其次，我们演示了专门为第三方加密IP门级网表定制的硬件木马的自动注入。更确切地说，我们扩展我们的理解对手的能力，提出如何块和流密码实现可以被暗中削弱。
2019-10-01 cs.CR
A High Performance and Efficient Post-Quantum Crypto-Processor for FrodoKEM
本文提出了一种高性能高效的FrodoKEM密码处理器，通过多指令重叠执行和可重构并行乘法器阵列，显著提升了硬件效率和执行速度。
2026-01-23 cs.AR cs.CR
Security and Reliability Evaluation of Countermeasures implemented using High-Level Synthesis
本文评估基于HLS的FPGA密码实现面对SCA与FI攻击的安全性和可靠性，通过多版本带隐藏/掩码对策的SBOX测试揭示HLS优化带来的风险。
2023-12-11 cs.AR cs.CR
Efficient Hardware Implementation of Modular Multiplier over GF (2m) on FPGA
本文提出一种结合传统乘法与Karatsuba乘法的混合模乘硬件实现，面向NIST B-163/233/283/571参数，在FPGA上显著降低LUT使用、提升延迟与面积-延迟积，优化ECC点乘效率。
2025-06-24 cs.AR cs.CR
Evaluation of isolation design flow (IDF) for Single Chip Cryptography (SCC) application
本文通过在单芯片上实现高级加密标准并注入故障，独立评估了Xilinx隔离设计流程（IDF）的有效性，为最终用户提供了统计数据支持。
2025-01-27 cs.AR cs.CR
Microarchitecture Design and Benchmarking of Custom SHA-3 Instruction for RISC-V
本文面向RISC-V设计并原型实现SHA-3自定义指令，通过GEM5仿真与FPGA验证实现最高46.31倍加速，且硬件开销较低，为密码学指令集扩展提供微架构设计依据。
2025-08-28 cs.AR cs.CR cs.NI
ExpanderGraph-128: A Novel Graph-Theoretic Block Cipher with Formal Security Analysis and Hardware Implementation
Wayamba University of Sri Lanka（斯里兰卡瓦亚姆巴大学）
本文提出基于扩张图交互网络的轻量级块密码ExpanderGraph-128，采用20轮平衡Feistel网络，通过稀疏结构连接实现扩散与安全，结合MILP分析证明其高安全性和高效实现。
2026-03-13 cs.AR cs.CR cs.DS
PolyMPCNet: Towards ReLU-free Neural Architecture Search in Two-party Computation Based Private Inference
深度学习（DL）的快速发展和部署见证了新出现的隐私和安全问题。为了缓解这些问题，已经讨论了安全多方计算（MPC），以实现隐私保护DL计算。在实践中，它们通常会带来非常高的计算和通信开销，并可能阻碍它们在大规模系统中的普及。两个正交的研究趋势在解决安全深度学习中的能量效率方面吸引了巨大的兴趣，即，MPC比较协议的开销减少和硬件加速。然而，由于计算和通信节省有限，它们要么实现低缩减率并遭受高延迟，要么由于现有工作主要集中在CPU和GPU等通用计算平台上而耗电。在这项工作中，作为第一次尝试，我们开发了一个系统的框架，PolyMPCNet，联合开销减少MPC比较协议和硬件加速，通过集成硬件延迟的密码构建块到DNN损失函数，以实现高能效，准确性和安全性保证。我们的关键设计原则不是在DNN经过良好训练后（通过删除或丢弃一些非多项式运算符）验证性地检查模型敏感性，而是严格执行DNN设计中的假设-训练一个既硬件高效又安全的DNN，同时逃避局部最小值和鞍点并保持高精度。更具体地说，我们提出了一种直通多项式激活初始化方法，用于加密硬件友好的可训练多项式激活函数，以取代昂贵的2 P-ReLU运算符。针对现场可编程门阵列（FPGA）平台，设计了一种密码硬件调度器，并建立了相应的性能模型。
2023-02-22 cs.CR cs.LG
SABLE: Minimalist Instruction-Level Authenticated Encryption for Constrained Confidential Computing
Durham University（杜伦大学）
研究针对受限机密计算，提出RISC-V处理器架构SABLE，通过在特定点集成解密验证阶段及探索多种微架构实现指令级认证加密，在FPGA上评估其性能并讨论设计权衡。
2026-07-21 cs.AR cs.CR cs.ET
An Analysis Framework for Hardware and Software Implementations with Applications from Cryptography
随着当今硬件架构的丰富，加强硬件和软件之间的协同已经引起了极大的关注。对统一方法的兴趣为针对硬件和软件协同设计的新框架铺平了道路。本文证实，一个统一的统计框架，可以成功地分类算法的基础上结合其硬件和软件实现的异构特性。拟议的框架产生可定制的指标，任何杂交处理系统，并可以为任何领域的应用。该框架被用来开发亮度指示系统（LIS）作为一个案例研究，目标是一组密码算法，在文献中被称为是微小的和轻的。LIS的目标是最先进的多核处理器和高端现场可编程门阵列（FPGA）。所提出的工作包括一个通用的基准模型，有助于明确介绍的框架和广泛的性能分析和评价。
2019-03-30 cs.CR cs.DC cs.PF
Side-Channel Hardware Trojan for Provably-Secure SCA-Protected Implementations
硬件木马已经引起了学术界、工业界和政府机构的关注。有效的检测机制和针对这种恶意设计的对策，只有当有一个深入的了解如何硬件木马可以在实践中建立，特别是木马专门设计，以避免检测。在这项工作中，我们提出了一种机制，介绍了一个非常隐秘的硬件木马到密码原语配备可证明安全的一阶侧信道对策。一旦木马被触发，恶意设计表现出可利用的侧通道泄漏，导致成功的密钥恢复攻击。一般来说，这样的特洛伊木马既不需要添加也不需要删除任何逻辑，这使得它非常难以检测。在ASIC上，它可以通过子晶体管级的精细操作插入，在FPGA上，它可以通过改变特定信号的路由来插入，从而导致\textbf{zero}逻辑开销。其基本概念是基于修改一个错误屏蔽的硬件实现，使得以特定时钟频率运行器件违反其基本属性之一，从而导致可利用的泄漏。我们将我们的技术的阈值实现的PRESENT块密码实现在两个不同的CMOS技术，并显示，触发木马使ASIC原型脆弱。
2019-09-22 cs.AR cs.CR
@NTT: Algorithm-Targeted NTT hardware acceleration via Design-Time Constant Optimization
New York University Abu Dhabi (NYUAD)（阿布扎比纽约大学）
本文提出了一种基于设计时常数优化的NTT硬件加速方案，通过紧凑的硬件设计实现了每时钟周期N点NTT的最大吞吐量，提升了FPGA上的性能表现。
2026-01-25 cs.AR cs.CR
MaskedNet: The First Hardware Inference Engine Aiming Power Side-Channel Protection
差分功耗分析（Differential Power Analysis，DPA）是近二十年来研究的一个活跃领域，它通过功耗测量来研究从密码实现中提取秘密信息的攻击及其防御。不幸的是，到目前为止，对功率侧信道的研究主要集中在分析诸如AES、DES、RSA和最近的后量子密码学原语（例如，晶格）。与此同时，机器学习，特别是深度学习应用正在变得无处不在，其中机器学习模型是需要保密的知识产权的几种场景。然而，将侧信道分析扩展到机器学习模型提取在很大程度上是未探索的。本文将DPA框架扩展到神经网络分类器。首先，它显示DPA攻击在推理过程中提取秘密模型参数，如神经网络的权重和偏差。其次，通过对$\textit{masking}$的扩充，提出了针对这些攻击的$\textit{first countermeasures}$.由此产生的设计使用新的掩蔽组件，如掩蔽加法器树的全连接层和掩蔽整流器线性单元的激活函数。在SAKURA-X FPGA板上进行的实验表明，对未受保护的实现的一阶DPA攻击仅需200条迹线即可成功，并且我们的保护分别将延迟和面积成本增加了2.8倍和2.3倍。
2019-12-02 cs.AR cs.CR cs.NE
A Provably Secure Strong PUF based on LWE: Construction and Implementation
The University of Texas at Austin（德克萨斯大学奥斯汀分校）
我们构建了一个强大的PUF，在经典和量子计算机上都具有可证明的安全性，可以抵御ML攻击。公钥密码系统的学习解密函数的密码学困难性和整数格上的带错误学习问题的困难性保证了算法的安全性。我们称我们的构造为晶格PUF。我们用一个物理混淆的密钥和一个LWE解密功能块来构造格型PUF。为了允许在不同的情况下部署，我们展示了具有不同延迟区域权衡的设计。紧凑设计使用高度串行化的LFSR和LWE解密函数，而延迟优化设计使用展开的LFSR和并行数据路径。我们原型晶格PUF设计与$2^{136}$挑战响应对（CRP）的斯巴达6 FPGA。除了理论上的安全保证，我们还评估了对各种领先ML技术的经验抵抗力：在$1$百万训练CRP之后，预测误差仍然高于$49.76\%$。资源高效的设计仅需要用于PUF逻辑本身的$45$片，以及用于模糊提取器的$351$片。延迟优化设计实现了延迟的$148X$减少，同时$10X$提高了PUF硬件利用率。PUF响应的平均均匀性为$49.98\%$，平均唯一性为$50.00\%$，平均可靠性为$1.26\%$。
2023-03-05 cs.AI cs.AR cs.CR
Efficient and Lightweight In-memory Computing Architecture for Hardware Security
提出基于忆阻器的AES存内计算架构，通过4位状态元件、流水线设计和FPGA验证，在功耗与吞吐量上取得显著优势，以增强无人车辆硬件安全。
2022-05-24 cs.AR cs.CR
Locus: A Framework for Exploring and Optimizing Point Addition Hardware for Zero-Knowledge Proofs
New York University Tandon School of Engineering（纽约大学坦登工程学院）
Locus框架自动生成椭圆曲线点加（PADD）的ASIC和FPGA实现，系统探索设计空间，在12nm工艺下相比先前ASIC实现2.71倍加速和3.11倍面积缩减，并显著提升端到端ZKP证明生成速度。
2026-09-17 cs.AR cs.CR
Code-based Cryptography in IoT: A HW/SW Co-Design of HQC
量子计算的最新进展对广泛使用的公钥密码系统的安全性构成了严重威胁。因此，新的后量子密码算法已经被提出作为相关的美国NIST过程的一部分，以实现量子计算时代的安全加密通信。许多用于结构化基于格的算法的硬件加速器已经发布，以满足低功耗物联网边缘设备的严格功耗，面积和延迟要求。然而，这些算法的安全性仍然不确定。目前，针对格结构的新攻击被研究，以判断其安全性。相比之下，基于代码的算法依赖于深入探索的安全指标，并且在NIST过程中是有吸引力的候选者，由于最先进的软件实现的计算复杂性和内存占用，尚未在物联网的背景下进行相同深度的研究。在本文中，我们提出了最好的我们所知的第一个硬件/软件协同设计基于实现的代码为基础的汉明准循环密钥封装机制。我们配置文件和评估该算法，以探索软件优化，紧耦合的硬件加速指令集扩展和模块化，松耦合的加速器之间的权衡。我们提供了详细的结果，我们的设计的能耗和性能，并将其与现有的实现格和代码为基础的算法。该设计采用FPGA和ASIC两种技术实现。我们的研究结果表明，从实现的角度来看，基于代码的算法是低功耗物联网的有效替代方案。
2023-01-12 cs.CR cs.SY eess.SY
