Reuse-Aware Cache Partitioning Framework for Data-Sharing Multicore Systems
多核处理器可以提高性能，但由于高速缓存等共享资源的干扰，它们可能会造成不可预测性。缓存分区用于通过隔离每个线程之间的共享缓存来减少干扰，从而减轻最坏情况执行时间（WCET）估计。但是，它确实禁止在不同内核上运行的并行线程之间传输数据。在本文中，我们提出了（SRCP）分区缓存的缓存替换机制，是知道跨线程的数据共享，防止共享数据被复制跨分区和频繁使用的数据被逐出缓存。我们的技术优于TA-DRRIP和EHC，这是现有的最先进的缓存替换算法，缓存命中率和LRU（最近最少使用）缓存替换策略的性能分别为13.34%和10.4%。
2022-01-17 cs.AR cs.DC
CVA6-VMRT: A Modular Approach Towards Time-Predictable Virtual Memory in a 64-bit Application Class RISC-V Processor
本文提出CVA6-VMRT扩展，通过动态分区TLB和混合缓存/便笺存储器实现虚拟内存访问的时间可预测性，在虚拟化场景下将关键客户机执行时间确定性提升94%，仅增加4%面积开销且无时序损失。
2025-04-08 cs.AR
Neat: Low-Complexity, Efficient On-Chip Cache Coherence
缓存一致性协议，如MESI，使用写入器发起的无效具有高复杂度，有时具有较差的性能和能量使用，特别是在假共享。这样的协议需要大量的瞬时状态、共享目录和对核到核通信的支持，同时也遭受错误共享的影响。MESI的写入器发起的无效的替代方案是自无效，其实现比MESI更低的复杂性，但增加了高性能成本或依赖于程序员注释或特定的数据访问模式。提出了一种低复杂度、高效的缓存一致性协议Neat。Neat使用自失效，从而避免了MESI的瞬态、目录和核心到核心通信需求。Neat使用新的机制，有效地避免了许多不必要的自失效。评估表明，Neat是简单的，具有较低的验证复杂度比MESI协议。Neat不仅优于最先进的自失效协议，而且其性能和能耗与MESI相当，并且在错误共享下优于MESI。
2021-07-24 cs.AR
3D Cache Hierarchy Optimization
3D集成有可能提高片上多处理器（CMP）的可扩展性和性能。提出了一种优化3D CMP缓存层次结构的解析解。它允许将高速缓存层级最优地划分为3D硅层，以及在受限的面积和功率预算下在高速缓存层级之间最优地分配面积。通过将多线程数据共享对私有缓存未命中率的影响纳入优化框架进行扩展。提出了一个分析模型的高速缓存访问时间作为高速缓存大小和3D分区的数量的函数，并使用CACTI模拟验证。
2013-11-07 cs.AR
CVA6-RT: an Open-Source Time-Predictable RV64 Processor for Mixed-Criticality Systems
Integrated Systems Laboratory, ETH Zurich（苏黎世联邦理工学院集成系统实验室）；Department of Electrical, Electronic, and Information Engineering, University of Bologna（博洛尼亚大学电气、电子和信息工程系）；Tenstorrent
提出CVA6-RT实时微架构扩展，通过TLB分区锁定、L1缓存可重构便签模式及增强中断控制器，将中断延迟降至12周期，比基线CVA6低10倍。
2026-06-26 cs.AR
Casper: Accelerating Stencil Computation using Near-cache Processing
Casper是一种近缓存加速器，通过将专用模板计算单元连接到CPU最后一级缓存，避免数据移动并利用并行性，平均性能提升1.65倍，能耗降低35%，性能面积比优于GPU37倍。
2023-09-05 cs.AR
LFOC+: A Fair OS-level Cache-Clustering Policy for Commodity Multicore Systems
本文提出LFOC+，一种面向商用多核系统的感知公平的OS级动态缓存聚类策略，通过运行时分类应用并隔离缓存敏感型与争用型程序，在保证吞吐量的同时显著提升系统公平性。
2024-02-12 cs.AR
Partitioned Tags, Shared Data: Reconciling Strict Cache Isolation with Write-Shared Coherence
University of Minnesota（明尼苏达大学）
提出SCP方法，通过仅分区标签、共享数据池并调整大小避免容量驱逐，结合时序混淆和写泄漏阈值，在严格隔离下实现写共享一致性，有效防御Prime+Probe和Flush+Reload攻击。
2026-06-11 cs.AR cs.CR
TPPD: Targeted Pseudo Partitioning based Defence for Cross-Core Covert Channel Attacks
现代计算采用高速缓存层次结构来填补处理器和主存之间的速度差距。为了优化系统性能，末级缓存（LLC）在所有内核之间共享。高速缓存共享使它们成为跨核定时通道攻击的一个有吸引力的表面。在这些攻击中，在另一个核心上运行的攻击者可以利用受害者进程的访问时间来渗透秘密信息。这种攻击称为跨核隐蔽信道攻击（CCA）。及时检测并预防跨核CCA对于维护用户的完整性和安全性至关重要，特别是在共享计算环境中。在这项工作中，我们提出了一个有效的跨核心CCA缓解技术。我们提出了一个明智的高速缓存分区的目标集，只为怀疑是攻击者的进程。通过这种方式，对整个LLC的性能影响被最小化，并且良性应用可以充分利用LLC。我们使用了一个周期精确的模拟器（gem 5）来分析所提出的方法的性能和它的安全有效性。它已经成功地消除了跨核隐蔽定时通道攻击，对良性应用程序没有显着的性能影响。与现有的基于分区的解决方案相比，它可以减少23%的缓存未命中，同时需要0.26%的存储开销。
2022-03-23 cs.AR
A Reliable, Time-Predictable Heterogeneous SoC for AI-Enhanced Mixed-Criticality Edge Applications
本文提出一款16nm异构SoC，在1.2W内实现时间可预测的混合关键性AI处理，集成多核AI加速器（304.9 GOPS）和双核向量簇（121.8 GFLOPS），确保关键任务执行的可预测性。
2025-02-26 cs.AR cs.DC
EXAM: Exploiting Exclusive System-Level Cache in Apple M-Series SoCs for Enhanced Cache Occupancy Attacks
针对苹果M系列SoC中排他性系统级缓存（SLC），本文通过逆向工程明确其结构与策略，提出粗粒度网站指纹识别、细粒度像素窃取及新型屏幕捕获攻击，揭示该系列芯片漏洞并强调异构环境下防护的迫切性。
2025-04-18 cs.AR cs.CR
Addressing Variability in Reuse Prediction for Last-Level Caches
末级缓存（LLC）代表了现代CPU处理器晶体管预算的大部分，对于应用程序性能至关重要，因为LLC可以快速访问数据，而不是更慢的主存储器。然而，具有大工作集大小的应用程序通常在LLC处呈现流式和/或颠簸访问模式。结果，LLC容量的大部分被将不会被再次引用的死块占用，导致LLC容量的低效利用。为了提高高速缓存效率，最先进的高速缓存管理技术采用预测机制，该预测机制从过去的访问模式中学习，目的是准确地识别尽可能多的死块。一旦被识别，死块就被从LLC中驱逐，为潜在的高重用高速缓存块腾出空间。在这篇论文中，我们确定的变化，在重用行为的缓存块的关键限制因素，在最大限度地提高缓存效率的国家的最先进的预测技术。由于LLC无法控制的许多因素，重用预测的可变性是不可避免的。可变性的来源包括控制流变化、推测性执行和来自共享高速缓存的核心的争用等。重用预测中的可变性在可靠地识别块的有用寿命的结束方面挑战现有技术，从而导致较低的预测准确度、覆盖率或两者。为了解决这个问题，本文的目的是设计强大的缓存管理机制和政策，LLC在面对重用预测的变化，以尽量减少缓存未命中，同时保持低成本和硬件实现的复杂性。为此，我们提出了两种高速缓存管理技术，一个域不可知的和一个域专用的，以提高高速缓存的效率，通过解决重用预测的变化。
2020-06-15 cs.AR cs.DC
Effective Cache Apportioning for Performance Isolation Under Compiler Guidance
随着现代高性能服务器中内核数量的不断增加，有效共享末级缓存（LLC）比以往任何时候都更加重要。这些系统的主要目标是通过有效支持不同工作负载的多租户来最大限度地提高性能。然而，这在实践中可能特别具有挑战性，因为现代工作负载表现出动态阶段行为，这导致它们的缓存需求和敏感性在执行期间以更精细的粒度变化。不幸的是，现有系统对应用程序阶段行为不敏感，并且不能足够快地检测这些快速变化的高速缓存需求并做出反应，这通常会导致显著的性能下降。在本文中，我们提出了Com-CAS，一个新的分配系统，提供动态的高速缓存分配共同执行的应用程序。Com-CAS与现有的缓存分区系统不同，它能够及时适应应用程序的动态缓存需求，而不是在没有任何硬件修改的情况下做出反应。Com-CAS的前端由编译器分析组成，并配备机器学习机制来预测缓存需求，后端由主动调度程序组成，利用英特尔缓存分配技术（CAT）在协同执行的应用程序中动态分配LLC。Com-CAS的分区方案利用编译器生成的跨更细粒度的信息来预测快速变化的动态应用程序行为，同时保持数据局部性。我们的实验表明，Com-CAS提高了平均加权吞吐量的15%，比未分区的缓存系统，并优于国家的最先进的分区系统KPart的20%，同时保持最差的个人应用程序完成时间下降，以满足各种服务级别协议（SLA）的要求。
2022-10-02 cs.AR cs.PL cs.SY
Multi-Objective Memory Bandwidth Regulation and Cache Partitioning for Multicore Real-Time Systems
本文针对多核实时系统任务-资源协同分配难题，提出0-1线性规划模型和多目标多层启发式算法，在保证EDF调度可调度性的同时最小化资源使用，实验验证其性能优于现有方法。
2025-05-15 cs.AR cs.DC cs.OS
SLAC: Access-Driven CPU-to-GPU Side-channel Attacks via System-Level Cache on Apple Silicon
Northeastern University（东北大学）；Louisiana State University（路易斯安那州立大学）
本研究针对Apple Silicon异构SoC发现GPU内存访问会在共享SLC留下可被CPU观测的集合级足迹，提出CPrime+CProbe及加速变体GPrime+CProbe侧信道技术，实现GNN图边重构与LLM隐私攻击，揭示Apple Silicon的微架构漏洞。
2026-08-17 cs.AR cs.CR
The Avatar Cache: Enabling On-Demand Security with Morphable Cache Architecture
MIT（麻省理工学院）；Georgia Tech（佐治亚理工学院）；IIT Bombay（孟买印度理工学院）
Avatar通过可变形缓存架构在传统LLC基础上实现按需安全，兼顾性能、功率和面积开销。
2026-02-06 cs.AR cs.CR
Multi-Agent Memory from a Computer Architecture Perspective: Visions and Challenges Ahead
University of California, San Diego（加利福尼亚大学圣迭戈分校）；Georgia Institute of Technology（佐治亚理工学院）
本文从计算机架构角度探讨多智能体系统内存问题，提出三层内存层次结构并指出缓存共享和结构化内存访问控制两大关键协议缺口，强调多智能体内存一致性是当前最紧迫的挑战。
2026-03-30 cs.AI cs.AR cs.MA
Space-Control: Process-Level Isolation for Sharing CXL-based Disaggregated Memory
University of California, Davis（加州大学戴维斯分校）；Lawrence Berkeley National Laboratory（劳伦斯伯克利国家实验室）
针对CXL分解内存中缺乏进程级隔离的安全漏洞，提出Space-Control架构，通过跨主机身份原语和硬件验证引擎实现细粒度权限验证，以最小性能开销支持大规模并发进程。
2026-05-28 cs.AR cs.CR cs.SY
DCO: Dynamic Cache Orchestration for LLM Accelerators through Predictive Management
Department of Electronic and Computer Engineering, The Hong Kong University of Science and Technology（电子与计算机工程系，香港科学与技术大学）；School of Electronic Science and Engineering, Southeast University（电子科学与工程学院，东南大学）
DCO通过预测管理实现LLM加速器的动态缓存编排，利用数据流信息优化缓存替换和旁路决策，提升性能至1.8倍，面积仅0.064mm²。
2026-09-11 cs.AI cs.AR cs.DC
