Experimental Validation of Memristor-Aided Logic Using 1T1R TaOx RRAM Crossbar Array
本文通过1T1R TaOx RRAM交叉阵列实验验证MAGIC逻辑的OR和NOT门，发现能耗主要由初始化主导，占比85%，执行和读取分别占14.8%和0.2%。
2023-10-16 cs.ET
Hardware Security Primitives using Passive RRAM Crossbar Array: Novel TRNG and PUF Designs
随着电子产品的快速发展，这些设备的安全和隐私方面非常重要。在安全系统的设计中，物理不可克隆函数（PUF）和真随机数发生器（TRNG）是安全应用的关键硬件安全原语。提出了一种基于RRAM交叉开关结构的PUF和TRNG的实现方法。首先，提出了基于回写和50%开关概率脉冲的RRAM交叉开关中TRNG的两种实现技术。建议的TRNG的随机性使用NIST测试套件进行评估。接下来，提出了在RRAM交叉开关中实现PUF的架构。从TRNG使用用于PUF的初始熵源，并且收集质询-响应对（CRP）。拟议的PUF利用设备变化和潜路径电流来产生独特的CRP。我们证明，通过大量的实验，可靠性为100%，唯一性为47.78%，均匀性为49.79%，位混叠为48.57%，无需任何后处理技术。最后，设计与文献进行比较，以评估其执行效率，这显然是优于国家的最先进的。
2022-11-07 cs.AR cs.CR cs.ET
Low-power Spike-based Wearable Analytics on RRAM Crossbars
Yale University（耶鲁大学）；Stanford University（斯坦福大学）
本研究提出基于RRAM交叉阵列内存计算引擎的脉冲型可穿戴分析系统，针对硬件约束提出DFA实时适配预训练SNN的方法，经仿真验证其相比BP在能耗、面积、延迟上更优，且HAR任务推理精度更高。
2025-02-10 cs.AI cs.AR cs.ET
Experimental demonstration of Single-Level and Multi-Level-Cell RRAM-based In-Memory Computing with up to 16 parallel operations
电阻式存储器（RRAM）的纵横阵列有望实现存内计算（IMC），但由于器件缺陷和器件耐久性的影响而带来的基本挑战尚未被克服。在这项工作中，我们通过实验证明了一个基于RRAM的IMC逻辑概念，即使在一百万个耐久性周期后，也能对RRAM的变化具有很强的弹性。我们的工作依赖于概括的概念，在内存中侦察逻辑，我们证明了它的实验多达16个并行设备（操作数），一个新的里程碑RRAM在内存中的逻辑。此外，我们结合内模与多级单元编程，并在实验上证明，第一次，一个IMC的MRAM为基础的MLC 2位加法器。
2022-03-03 cs.ET
RRAM based neuromorphic algorithms
本提交文件是一份关于基于RRAM的神经形态算法的报告。这份报告基本上给出了一个概述的算法上实现的神经形态硬件与交叉阵列的RRAM突触。本报告主要讲述了关于深度神经网络到尖峰神经网络转换的工作及其意义。
2019-01-12 cs.ET cs.NE q-bio.NC
Graphene-based RRAM devices for neural computing
针对RRAM器件变异性与应力影响问题，本文深入探索石墨烯及2D材料在神经计算RRAM中的应用，全面分析其结构设计、制造技术及潜在应用。
2023-08-05 cs.ET
Mixed-Precision Training and Compilation for RRAM-based Computing-in-Memory Accelerators
RWTH Aachen University, Germany（亚琛工业大学，德国）；RooflineAI GmbH, Germany（RooflineAI GmbH，德国）
本文提出混合精度训练与编译框架，解决RRAM计算在内存加速器中量化参数搜索空间大、精度与速度平衡的问题，实现2.48倍速度提升和0.086%精度损失。
2026-03-19 cs.ET cs.LG
OTTER - Two Transistor - One RRAM Architecture for Reliable In-Memory-Computing in 28 nm CMOS Technology
Forschungszentrum Jülich GmbH（于利希研究中心）；RWTH Aachen University（亚琛工业大学）
提出28nm CMOS与TaOx RRAM集成的2T1R架构，通过并联LD/HD晶体管实现可靠存内计算，支持多级电导调谐及aCAM设计，并在15x15阵列上验证了MAC操作。
2026-09-09 cs.ET
4K-Memristor Analog-Grade Passive Crossbar Circuit
无源模拟级忆阻交叉开关的优越密度可以使得能够将大的突触权重矩阵直接存储在专用神经形态芯片上，从而避免昂贵的芯片外通信。为了确保在类脑计算电路中有效地使用这种交叉，交叉点器件的电流-电压特性的变化必须基本上低于具有选择晶体管的存储单元的电流-电压特性的变化。显然，这一要求解释了为什么使用被动交叉杆的神经形态系统原型的演示如此之少。在这里，我们报告了一个64x64无源金属氧化物忆阻器交叉开关电路与~99%的器件成品率，基于一个代工兼容的制造工艺，具有蚀刻图案化和低温预算，有利于垂直集成。我们的器件实现了约26%的开关电压变化，足以编程4K像素灰度图案，平均调谐误差小于4%。通过实验证明MNIST模式分类的保真度接近这种大小的网络的软件建模极限，输入非原位计算的突触权重的平均误差为~1%，进一步验证了模拟特性。我们相信，我们的工作是一个显着的改进，国家的最先进的无源交叉开关存储器的复杂性和模拟性能。
2019-06-27 cs.ET cs.NE physics.app-ph
Implementation of Multilayer Perceptron Network with Highly Uniform Passive Memristive Crossbar Circuits
神经计算领域的进展取决于使用比传统微处理器更有效的硬件。最近的工作表明，混合信号集成忆阻电路，特别是它们的无源（'0 T1 R'）品种，可以显着提高神经形态网络的性能，远远落后于它们的数字同行。然而，主要的障碍是相对不成熟的忆阻器技术，因此迄今为止仅展示了有限的功能。在这里，我们通过实验演示了一个隐藏层感知器分类器完全在混合信号集成硬件中的操作，该硬件由两个无源20 x20金属氧化物忆阻交叉阵列组成，与分立CMOS元件集成在一起。所展示的多层感知器网络，其复杂性几乎是以前报道的基于被动忆阻电路的功能神经形态分类器的10倍，当使用非原位训练方法时，在模拟中获得的3%内实现分类保真度。忆阻器制造技术的改进，特别是降低其I-V特性的变化，促进了成功的演示。
2017-12-04 cs.ET physics.app-ph
Fully CMOS-compatible passive TiO2-based memristor crossbars for in-memory computing
脑启发计算和神经形态硬件是有前途的方法，提供了巨大的潜力，以克服基于传统冯诺依曼架构的当前计算范式所面临的限制。在这方面，由于忆阻器交叉杆阵列本机执行存内计算和神经网络实现所需的基本突触操作的能力，对开发忆阻器交叉杆阵列的兴趣已经增加。为了获得最佳效率，基于交叉开关的电路需要与工业CMOS技术的制造工艺和材料兼容。在这里，我们报告了一个完整的CMOS兼容的制造工艺的TiO 2基无源忆阻器的交叉杆与700 nm宽的电极。我们成功地显示了底部电极制造的一个MEMS工艺，从而优化的地形和表面粗糙度低至1.1纳米。DC扫描和电压脉冲编程产生与突触样多电平开关相关的统计结果。研究了周期间和器械间的变异性。使用200 ns的电压脉冲序列的电导的animplantable编程表明，由于周期到周期的再现性，所制造的存储器具有至少3位的多级容量。
2021-12-08 cs.ET physics.app-ph
Future Large-Scale Memristive Device Crossbar Arrays: Limits Imposed by Sneak-Path Currents on Read Operations
基于忆阻器件的无源交叉开关阵列在交叉点上为未来的高密度和非易失性存储器带来了巨大的希望。当今基于忆阻器件的交叉开关面临的最重大挑战是潜路径电流的问题。在这篇论文中，我们研究了一种具有本征整流特性的忆阻器件，以抑制交叉杆阵列中的潜路径电流。该设备模型是在Verilog-A语言实现的，并进行了模拟，以匹配设备的特点，在文献中很容易找到。然后，我们系统地评估大规模的交叉阵列的读操作性能，利用我们提出的模型在读裕度和功耗方面，同时考虑不同的交叉尺寸，互连电阻值，HRS/LRS（高阻态/低阻态）值，整流比和不同的读取方案。本研究的结果是了解读取裕度，功耗，读取方案之间的权衡，最重要的是为电路设计人员提供了一个指导方针，以提高基于存储器的交叉开关结构的性能。此外，本征整流忆阻器件模型与其他忆阻器件模型的读操作性能的比较进行了研究。
2015-07-08 cs.ET
From GPUs to RRAMs: Distributed In-Memory Primal-Dual Hybrid Gradient Method for Solving Large-Scale Linear Optimization Problem
Wayne State University（韦恩州立大学）
本文提出了一种针对RRRAM的分布式内存对偶混合梯度方法，实现了在大规模线性优化问题中能耗和延迟的显著降低。
2025-12-08 cs.AR cs.DC cs.ET
Field-Programmable Crossbar Array (FPCA) for Reconfigurable Computing
几十年来，根据摩尔定律，CMOS晶体管的缩放直接推动了电子技术的进步。然而，CMOS缩放和经典的计算机体系结构都正在接近基本和实用的极限，而基于新兴设备（例如阻性随机存取存储器（RRAM）设备）的新计算体系结构预计将维持计算能力的指数级增长。在这里，我们提出了一种新的内存为中心的，可重新配置的，通用的计算平台，能够处理爆炸性的数据量在一个快速和节能的方式。所提出的计算架构基于统一的、物理的、电阻性的、以存储器为中心的结构，该结构可以被最佳地重新配置并用于以大规模并行方法执行不同的计算和数据存储任务。通过动态地分配用于存储、算术和包括类脑计算任务的模拟计算的基本计算结构，可以定制系统以基于数据流实现最大能量效率。
2017-07-20 cs.AR cs.ET cs.NE
Deep Neural Network Optimized to Resistive Memory with Nonlinear Current-Voltage Characteristics
人工神经网络计算依赖于密集的向量矩阵乘法。最近，新兴的非易失性存储器（NVM）交叉阵列显示出以高能量效率实现这种操作的可行性，因此有许多关于有效地利用新兴的NVM交叉阵列作为模拟矢量矩阵乘法器的工作。然而，它的非线性I-V特性限制了关键的设计参数，如读取电压和重量范围，导致大量的精度损失。在本文中，而不是一个给定的神经网络优化硬件参数，我们提出了一种方法，重建一个神经网络本身优化电阻存储器交叉阵列。为了验证所提出方法的有效性，我们使用MNIST和CIFAR-10数据集，使用两种不同的电阻式随机存取存储器（RRAM）模型，对各种神经网络进行了仿真。仿真结果表明，当突触器件具有非线性I-V特性时，我们提出的神经网络比传统的神经网络产生更高的推理精度。
2017-03-30 cs.ET cs.NE
Design Space Exploration of Dense and Sparse Mapping Schemes for RRAM Architectures
College of Science and Engineering, James Cook University（詹姆斯库克大学理学院与工程学院）；Department of Electrical Engineering and Computer Science, University of Michigan（密歇根大学电气工程与计算机科学系）；Department of Electrical and Computer Engineering, University of Toronto（多伦多大学电气与计算机工程系）；Department of Electrical Engineering and Compute Science, York University（约克大学电气工程与计算机科学系）
混合信号电阻式随机存取存储器（RRAM）加速器中的器件和电路级效应的影响通常表现为深度学习（DL）算法的性能下降，但影响程度因算法特征而异。这些因素包括网络架构、容量、权重分布和层间连接的类型。有效地训练稀疏神经网络的技术不断涌现，稀疏神经网络可能具有激活稀疏性、量化和忆阻噪声。在本文中，我们提出了一个扩展的设计空间探索（DSE）的方法来量化的好处和局限性的密集和稀疏的映射方案的各种网络架构。虽然连接的稀疏性促进更少的功耗并且通常针对提取局部特征进行优化，但是当与密集映射方案相比时，其在平铺RRAM阵列上的性能可能由于参数化不足而更容易受到噪声的影响。此外，我们提出了一个案例研究，量化和形式化的权衡典型的非理想性引入到1-晶体管-1-电阻器（1T1R）平铺忆阻架构和模块化交叉杆瓷砖的大小使用CIFAR-10数据集。
2022-01-25 cs.AI cs.AR cs.ET
MemTorch: An Open-source Simulation Framework for Memristive Deep Learning Systems
本文提出MemTorch开源框架，通过集成PyTorch实现大规模忆阻深度学习系统仿真，重点解决器件非理想特性与外围电路协同建模问题，以提升系统准确度与可靠性。
2022-02-18 cs.ET
The Lynchpin of In-Memory Computing: A Benchmarking Framework for Vector-Matrix Multiplication in RRAMs
针对 RRAM 存内 VMM 计算中器件与电路缺陷导致的误差传播问题，提出端到端基准测试框架 MELISO，用于评估、表征并缓解误差。
2024-09-10 cs.DC cs.ET cs.SY
An On-chip Trainable and Clock-less Spiking Neural Network with 1R Memristive Synapses
脉冲神经网络（SNN）正在被探索，试图模仿大脑的能力，学习和识别在低功耗。具有高度可扩展的电阻性RAM或RRAM阵列的纵横架构在外围用作突触权重和神经元驱动器是SNN的有吸引力的选择。识别（类似于读取突触权重）需要跨RRAM施加小幅度偏置以使电导变化最小化。学习（类似于写入或更新突触权重）需要大幅度偏置脉冲来产生电导变化。与生物学类似，同时和异步地执行读取和写入的矛盾偏差幅度要求是一个重大挑战。文献中提出的解决方案依赖于基于时钟的读和写操作的时分复用，或者当与写重合时忽略读的近似。在这项工作中，我们克服了这一挑战，并提出了一种无时钟的方法，其中读取和写入在不同的频域中进行。这使得学习和识别同时在SNN上。我们在SPICE电路模拟器中通过转换两层前馈Iris分类SNN来验证我们的方案，以证明软件等效性能。系统性能不会受到实际RRAM中电导的电压依赖性的不利影响，尽管偏离线性。总的来说，我们的方法可以直接在硬件中实现生物SNN算法。
2017-11-03 cs.ET cs.NE
A Complementary Resistive Switch-based Crossbar Array Adder
基于氧化还原的电阻开关器件（ReRAM）是适用于纳米级存储器应用的一类新兴的非易失性存储器元件。在逻辑运算方面，建议将ReRAM器件用作可编程互连、大规模查找表或用于顺序逻辑运算。然而，在没有附加的选择器器件的情况下，这些方法不适用于大规模纳米交叉条存储器阵列，由于最小的面积消耗，大规模纳米交叉条存储器阵列是ReRAM器件的优选架构。为了克服这个问题的顺序逻辑方法，我们最近推出了一个新的概念，这是适合于无源交叉阵列使用互补电阻开关（CRS）。CRS单元提供两个高电阻存储状态，并且因此有效地避免了寄生电流。然而，到目前为止，基于CRS的存储器中逻辑方法仅被示出为能够使用单个CRS单元来执行基本布尔逻辑运算。在本文中，我们介绍了两个多位加法器计划使用CRS为基础的逻辑内存的方法。我们证明的概念，通过SPICE模拟使用动态忆阻器件模型的ReRAM单元。最后，我们展示了我们的新加法器概念的优势，在步数和设备的数量相比，最近发表的加法器的方法，它适用于传统的ReRAM为基础的时序逻辑概念Borghetti等人介绍。
2015-02-27 cs.ET
Neural-PIM: Efficient Processing-In-Memory with Neural Approximation of Peripherals
Washington University in St. Louis（圣路易斯华盛顿大学）；Shanghai Jiao Tong University（上海交通大学）；Institute of Computing Technology, Chinese Academy of Sciences（中国科学院计算技术研究所）
内存处理（PIM）架构在加速众多深度学习任务方面表现出巨大的潜力。特别地，电阻式随机存取存储器（RRAM）设备提供了一种有前途的硬件基板，以构建PIM加速器，因为它们能够实现高效的原位矢量矩阵乘法（VMM）。然而，现有的PIM加速器遭受频繁和能量密集型模数（A/D）转换，严重限制了它们的性能。本文提出了一种新的PIM架构，通过使用模拟累积和神经近似外围电路最大限度地减少所需的A/D转换，有效地加速深度学习任务。我们首先描述了现有的PIM加速器所采用的不同的PLL，在此基础上，提出了一种新的PLL，通过在最终量化之前将移位和加法（S+A）操作扩展到模拟域来显著减少VMM所需的A/D转换。然后，我们利用神经近似方法设计模拟累加电路（S+A）和量化电路（ADC）与RRAM交叉阵列在一个高效的方式。最后，我们应用它们构建了一个基于RAM的PIM加速器（即，\textbf{Neural-PIM}）对所提出的模拟电路进行仿真，并对其系统级性能进行评估。对不同基准的评估表明，与最先进的基于RRAM的PIM加速器相比，Neural-PIM可以将能效提高5.36倍（1.73倍），并将吞吐量提高3.43倍（1.59倍），而不会损失准确性，即，ISAAC（CASCADE）.
2022-01-30 cs.AR cs.ET cs.LG
Breaking Barriers: Maximizing Array Utilization for Compute In-Memory Fabrics
内存计算（CIM）是一种很有前途的技术，它可以最大限度地减少数据传输，这是大多数数据密集型应用程序的主要性能瓶颈和能源成本。这在加速机器学习应用的神经网络中得到了广泛的采用。利用具有诸如密集电阻随机存取存储器（RRAM）或相变随机存取存储器（PCRAM）之类的新兴非易失性存储器（eNVM）的交叉开关架构，可以实现各种形式的神经网络以大大降低功率并增加片上存储器容量。然而，内存计算在电路和设备层面都面临着自身的局限性。虽然使用交叉开关架构的存储器内计算可以大大减少数据传输，但这些大型固定权重矩阵的刚性性质丧失了传统CMOS和SRAM设计的灵活性。在这项工作中，我们探讨了不同的同步障碍，发生从CIM的约束。此外，我们提出了一个新的分配算法和数据流的基础上输入数据分布，以最大限度地提高利用率和性能的计算在内存为基础的设计。我们证明了一个7.47 $\times$的性能提高了一个天真的分配方法的CIM加速器上ResNet18。
2020-08-15 cs.AR cs.ET
Highly-Secure Physically Unclonable Cryptographic Primitives Using Nonlinear Conductance and Analog State Tuning in Memristive Crossbar Arrays
快速扩展的硬件固有安全原语旨在解决信息技术时代大规模互联世界的重大安全挑战。这种原语的主要思想是在电子硬件中采用实例特定的过程引起的变化作为加密数据的源。在新兴技术中，忆阻器件由于其操作中的潜在随机性而为安全应用提供了独特的机会。在这里，我们报告了一个强大的，密集的，和可重构的物理不可克隆功能原语的基础上的三维无源金属氧化物忆阻交叉开关电路的原型，通过积极利用工艺引起的变化，在设备的非线性I-V和模拟调谐。我们首先表征安全基元的基本构建块的安全指标的基础上，与单片集成的10 × 10 250纳米半间距忆阻交叉开关电路的两层堆栈。实验结果表明，在总共约697，000个64位响应中的6，000个随机样本上测量的平均均匀性和扩散性接近理想的50%，两个指标的标准偏差为5%。通过重新调整同一交叉杆内交叉点器件的电导，在较小样本上评估的唯一性也接近理想的50% +/-1%，而在+/-20%电源变化下，在30天窗口内测量的最小位出错率（即可靠性的倒数）为~ 1.5% +/-1%。然后，我们利用基本块的多个实例来展示具有10位隐藏挑战生成的物理不可克隆功能原语，该挑战生成编码超过10^19个挑战响应对，并且具有可比的均匀性、扩散性和位出错率。
2016-11-23 cond-mat.other cs.CR cs.ET
Counting Cards: Exploiting Variance and Data Distributions for Robust Compute In-Memory
内存计算（CIM）是一种很有前途的技术，它可以最大限度地减少数据传输，这是大多数数据密集型应用程序的主要性能瓶颈和能源成本。这在加速机器学习应用的神经网络中得到了广泛的采用。利用具有诸如密集电阻式随机存取存储器（RRAM）或相变随机存取存储器（PCRAM）之类的新兴非易失性存储器（eNVM）的交叉开关架构，可以实现各种形式的神经网络以大大降低功率并增加片上存储器容量。然而，内存计算在电路和设备层面都面临着自身的局限性。在这项工作中，我们探讨了设备的变化和外围电路设计的限制的影响。此外，我们提出了一种新的算法，基于设备方差和神经网络的权重分布，以提高性能和精度的计算内存为基础的设计。我们展示了27%的功率提高和23%的性能提高低和高方差eNVM，同时满足可编程阈值的目标容错，这取决于应用程序。
2021-02-13 cs.AR cs.ET eess.SP
Advancing Memristive Analog Neuromorphic Networks: Increasing Complexity, and Coping with Imperfect Hardware Components
我们通过实验证明了4 × 4二进制图像分为4类，使用3层混合信号神经形态网络（“MLP感知器”），基于两个无源20 × 20忆阻交叉阵列，板集成离散CMOS组件。该网络具有10个隐藏层和4个输出层模拟CMOS神经元和428个金属氧化物忆阻器，即几乎比任何先前报道的功能忆阻器电路复杂一个数量级。此外，该分类器的推理操作完全在集成硬件中执行。为了处理更大的交叉阵列，我们已经开发了一种半自动的方法来形成和测试，并比较了几种忆阻器训练方案，以应对这些设备的不完美行为，以及模拟CMOS神经元的可变性。所提出的计划的有效性进行了实验验证，使用实施的网络，此外，通过建模的操作一个更大的网络，300个隐藏层神经元，在MNIST基准。最后，我们提出了一个简单的修改实现忆阻器为基础的矢量矩阵乘法器，使其在更宽的温度范围内的操作。
2016-11-10 cs.ET cs.NE
