FPGA-Optimized Hardware Accelerator for Fast Fourier Transform and Singular Value Decomposition in AI
本研究提出基于FPGA的硬件加速器，优化AI模型中FFT与SVD操作，通过数据流控制等模块提升处理速度、降低延迟，实验验证其性能优势，相比软件实现获显著速度提升。
2025-04-14 cs.AR
DNNExplorer: A Framework for Modeling and Exploring a Novel Paradigm of FPGA-based DNN Accelerator
现有的基于FPGA的DNN加速器通常分为两种设计范式。它们要么采用通用的可重用架构来支持不同的DNN网络，但由于牺牲了设计的特殊性而留下了一些性能和效率。或者他们应用逐层定制的架构来优化特定于层的计算和资源需求，但放松了适应各种DNN网络的可扩展性。为了克服这些缺点，本文提出了一种新的基于FPGA的DNN加速器设计范式及其自动化工具，称为DNNExplorer，以便在所提出的范式下快速探索各种加速器设计，并为现有和新兴的DNN网络提供优化的加速器架构。三个关键技术对于DNNExplorer的改进性能，更好的特异性和可扩展性至关重要，包括（1）具有高维设计空间支持和细粒度可调整性的独特加速器设计范例，（2）动态设计空间，以适应DNN工作负载和目标FPGA的不同组合，以及（3）设计空间探索（DSE）引擎，用于通过同时考虑FPGA的计算和存储器资源以及DNN网络的层来生成遵循所提出的范例的优化的加速器架构。智能特性和整体复杂性。实验结果表明，对于相同的FPGA，DNNExplorer生成的加速器可以提供高达4.2倍的性能（GOP/s），而DNNBuilder为具有38个CONV层的VGG类DNN生成的最先进的逐层流水线解决方案。与具有通用可重用计算单元的加速器相比，DNNExplorer的DSP效率分别比学术界最近发布的加速器设计（HybridDNN）和商业DNN加速器IP（Xilinx…
2021-03-23 cs.AR
Late Breaking Result: FPGA-Based Emulation and Fault Injection for CNN Inference Accelerators
本文提出基于FPGA的仿真平台，结合Tengine框架生成CNN加速器实现并注入故障，以NVDLA执行ResNet-18为案例，证明其在Zynq UltraScale+ SoC上的容错分析速度比软件仿真快一个数量级。
2025-01-22 cs.AR
PipeCNN: An OpenCL-Based FPGA Accelerator for Large-Scale Convolution Neuron Networks
卷积神经网络在图像分类、视频分析和语音识别等领域有着广泛的应用。作为计算密集型，CNN计算主要由具有高功耗的GPU加速。最近，研究进行了利用FPGA作为CNN加速器，因为它的可重构性和能源效率的优势比GPU，特别是当基于OpenCL的高级合成工具，现在提供快速验证和实施流程。以前的基于OpenCL的设计只关注于创建一个通用的框架来识别与性能相关的硬件参数，而没有利用FPGA的特殊能力，流水线内核功能，以最大限度地减少内存带宽的要求。在这项工作中，我们提出了一个FPGA加速器的深度流水线OpenCL内核的新架构。为了提高设计效率，还提出了数据重用和任务映射技术。通过在Altera Stratix-V A7 FPGA上实现AlexNet和VGG两个具有代表性的大规模CNN，验证了所提出的方案。与以前的工作相比，我们已经实现了33.9 GOPS的类似峰值性能，DSP块上的资源减少了34%。我们的设计是开放的，因此可以重用，以探索新的架构神经网络加速器。
2016-11-08 cs.AR
Memory-Efficient Dataflow Inference for Deep CNNs on FPGA
FPGA上的自定义低功耗卷积神经网络（CNN）推理加速器针对特定的CNN拓扑进行定制，并将参数存储在片内存储器（OCM）中，从而实现高能效和低推理延迟。然而，在这些加速器中，参数存储器的形状由吞吐量约束决定，并且不能很好地映射到底层OCM，这成为实现瓶颈。在这项工作中，我们提出了一种加速器的设计方法-频率补偿内存打包（FCMP）-它提高了OCM的利用效率，以最小的吞吐量减少和FPGA OCM的物理结构没有修改的低成本加速器。为了验证我们的方法，我们将其应用于中型CIFAR-10推理加速器的几种实现，并证明OCM利用率可降低高达30%，而不会损失推理吞吐量，从而使我们能够将加速器从Xilinx Zynq 7020移植到7012 S，从而降低应用成本。我们还实现了一个自定义的低功耗FPGA推理加速器的量化ResNet-50 CNN，利用片上权重，有史以来最大的拓扑结构实现了这种加速器架构。我们证明，通过将FCMP应用于ResNet加速器，OCM瓶颈得到缓解，这使得加速器能够从Alveo U250移植到更小的Alveo U280板，与其他技术相比，吞吐量损失更小。通过在吞吐量和OCM要求之间提供更细粒度的权衡，FCMP提高了FPGA上自定义低功耗CNN推理设计的灵活性。
2020-11-14 cs.AR
Xel-FPGAs: An End-to-End Automated Exploration Framework for Approximate Accelerators in FPGA-Based Systems
本文提出Xel-FPGAs框架，利用统计或机器学习模型将ASIC近似电路高效适配到FPGA系统，探索时间最多降低95%，并能找到更优的Pareto最优设计。
2023-08-08 cs.AR
A Soft Processor Overlay with Tightly-coupled FPGA Accelerator
FPGA覆盖层通常被实现为粗粒度的可重构架构，其目标是通过平衡底层结构的灵活性和易于配置来提高设计人员的生产力。为了真正促进全面的应用加速，通常还需要包括一个高效的处理器，该处理器与加速器集成和协作，同时保持在同一覆盖框架内实现的好处。本文提出了一种开源的软处理器，旨在与FPGA加速器紧密耦合，作为覆盖框架的一部分。基于RISC-V的开放性和可移植性，采用4级流水线结构设计软处理器，以平衡在FPGA上实现时的资源消耗和性能。该处理器是通用实现的，以促进设计的可移植性和跨不同的FPGA平台的兼容性。实验结果表明，集成软件-硬件应用程序使用所提出的紧耦合架构实现可比的性能，只有硬件加速器，而所提出的架构提供了额外的运行时的灵活性。该处理器已综合到来自不同供应商的低端和高性能FPGA系列，实现了268.67MHz的最高频率和与现有RISC-V设计相当的资源消耗。
2016-06-21 cs.AR
Leveraging Application-Specific Knowledge for Energy-Efficient Deep Learning Accelerators on Resource-Constrained FPGAs
本文针对资源受限FPGA上深度学习加速器能效不足的问题，提出一个融合RTL优化、工作负载感知策略和应用特定知识的加速器生成框架，系统探索设计配置以在满足资源与推理性能约束的同时提升能效。
2025-04-12 cs.AR
An Energy-Efficient and Runtime-Reconfigurable FPGA-Based Accelerator for Robotic Localization Systems
同时定位与地图构建（SLAM）估计智能体的轨迹并构建地图，而定位是从无人机、AR、VR到自动驾驶汽车等所有计算规模的自主机器的基本核心。在这项工作中，我们提出了一个节能和运行时可重构的基于FPGA的机器人定位加速器。我们利用特定于SRAM的数据局部性，稀疏性，重用和并行性，并实现了超过5倍的性能提升。特别是，我们的设计可以根据环境在运行时重新配置，以节省功耗，同时保持准确性和性能。
2022-04-15 cs.AR
LlamaF: An Efficient Llama2 Architecture Accelerator on Embedded FPGAs
本文提出嵌入式 FPGA 加速器 LlamaF，通过训练后量化、带宽优化、异步计算和全流水线矩阵-向量乘法，使 TinyLlama 1.1B 在 ZCU102 上较纯 PS 实现显著提速并提升能效。
2024-09-12 cs.AR
SpeedLLM: An FPGA Co-design of Large Language Model Inference Accelerator
本文提出在Xilinx Alevo U280上针对Tinyllama优化的FPGA加速器SpeedLLM，通过数据流并行、内存复用和Llama2算子融合，实现最高4.8倍性能提升和1.18倍能耗降低。
2025-05-07 cs.AR
ScalaBFS: A Scalable BFS Accelerator on HBM-Enhanced FPGAs
高带宽存储器（HBM）通过向处理单元公开多个存储器通道来提供大规模聚合的内存带宽。为了实现高性能，构建在配置有HBM的FPGA之上的加速器（即，FPGA-HBM平台）需要根据可用的内存通道扩展其性能。在本文中，我们提出了一个加速器的BFS（宽度优先搜索）算法，命名为ScalaBFS，建立多个处理元素，充分利用HBM的高带宽，以提高效率。在Xilinx Alveo U280 FPGA卡上实现了ScalaBFS的原型系统，并在真实世界和合成无标度图中进行了BFS。实验结果表明，ScalaBFS的性能几乎与U280的HBM2子系统的可用内存伪通道（PC）成线性关系。通过充分利用U280上的32台PC和构建64个处理单元（PE），ScalaBFS实现了高达19.7 GTEPS（每秒千兆遍历边数）的性能。当在稀疏的现实图形中进行BFS时，ScalaBFS实现了与在最先进的Nvidia V100 GPU上运行的Gunrock等效的GTEPS，该GPU具有64 PC HBM 2（是U280的两倍内存带宽）。
2021-10-12 cs.AR
Implementation and Analysis of Thermometer Encoding in DWN FPGA Accelerators
Fulda University of Applied Sciences（富尔达应用科学大学）
本文提出了一种包含显式温度编码的DWN硬件生成器，通过实验表明温度编码显著增加LUT使用量，凸显了在DWN加速器中进行编码意识设计的重要性。
2025-12-17 cs.AR
An Irredundant and Compressed Data Layout to Optimize Bandwidth Utilization of FPGA Accelerators
针对 FPGA 加速器处理多维数据集时的内存带宽瓶颈，本文提出基于编译器的连续数据布局，并结合数据打包与运行时压缩，将 I/O 周期最多降低 7 倍。
2024-01-22 cs.AR
Graphitron: A Domain Specific Language for FPGA-based Graph Processing Accelerator Generation
Graphitron是一种领域特定语言，通过定义顶点和边为原始类型，支持多种图算法，利用独立于算法的硬件优化技术，生成性能相当且灵活性高的FPGA加速器。
2024-07-17 cs.AR
Increasing FPGA Accelerators Memory Bandwidth with a Burst-Friendly Memory Layout
将计算密集型内核卸载到硬件加速器依赖于这些平台提供的高度并行性。然而，存储器接口的有效带宽往往会造成瓶颈，阻碍加速器的有效性能。支持数据重用的技术（如平铺）降低了内存流量的压力，但仍然经常使加速器I/O受限。如果数据在内存中是连续的，则通过使用突发而不是逐元素访问，可以进一步增加有效带宽。在本文中，我们提出了一种内存分配技术，并提供了一个概念验证的源到源编译器通过，通过修改外部存储器中的数据布局，使这种突发传输。我们评估这种技术如何推高内存吞吐量，留出空间，利用额外的并行性，最小的逻辑开销。
2022-02-23 cs.AR
Rosebud: Making FPGA-Accelerated Middlebox Development More Pleasant
我们介绍了一种设计FPGA加速中间盒的方法，通过解耦硬件加速器实现和软件应用程序编程的任务，简化了开发，调试和性能调整。Rosebud是一个框架，通过标准化的硬件/软件接口将硬件加速器链接到高性能数据包处理管道。这种关注点的分离使硬件开发人员能够专注于优化自定义加速器，同时使软件程序员能够以类似于软件库的方式重用、配置和调试加速器。我们通过在不到一个月的时间内构建一个基于大型黑名单的防火墙和移植Pigernet IDS模式匹配加速器来展示Rosebud框架的好处。我们的实验表明，Rosebud提供了高性能，服务约200 Gbps的流量，同时只增加了0.7-7微秒的延迟。
2023-03-17 cs.AR
Analysis and Optimization of I/O Cache Coherency Strategies for SoC-FPGA Device
与传统的基于PCIe的FPGA加速器不同，异构SoC-FPGA器件在CPU上运行的软件和硬件加速器之间提供了更紧密的集成。现代异构SoC-FPGA平台支持CPU和FPGA之间的多个I/O缓存一致性选项，但这些选项可能会对实现的带宽产生意外影响，具体取决于应用和数据访问模式。为了在CPU和加速器之间提供最有效的通信，了解数据事务行为并选择正确的I/O缓存一致性方法至关重要。在本文中，我们使用Xilinx Zynq UltraScale+作为SoC平台，展示了某些I/O缓存一致性方法在不同情况下的性能优劣，并最终影响整体加速器性能。基于我们的分析，我们进一步探讨了可能的软件和硬件修改，以提高不同的I/O缓存一致性选项的I/O性能。经过我们的改进，SoC设计的整体性能平均可以提高20%。
2019-08-04 cs.AR
A Novel FPGA-based CNN Hardware Accelerator: Optimization for Convolutional Layers using Karatsuba Ofman Multiplier
本文提出一种基于FPGA的CNN硬件加速器，利用Karatsuba Ofman乘法器优化AlexNet、VGG16和VGG19的卷积层，以更少硬件资源实现高速乘法。
2024-12-29 cs.AR
Energy Efficient LSTM Accelerators for Embedded FPGAs through Parameterised Architecture Design
University of Duisburg-Essen（杜伊斯堡-埃森大学）
本文提出一种面向嵌入式FPGA的参数化LSTM加速器设计，通过优化资源受限环境下的执行速度和能耗，支持通过DSP使用和激活函数实现等参数适应不同场景。
2026-04-21 cs.AR
Facial Expression Recognition System Using DNN Accelerator with Multi-threading on FPGA
National Institute of Technology, Oita College（大分国立高等专门学校）
本文在SoC FPGA上利用通用DPU加速器结合多线程技术实现独立的面部表情识别系统，通过在同一DPU上运行DenseBox和CNN推理，在保持较小电路规模下实现25 FPS吞吐量且每功耗吞吐量提升2.4倍。
2025-11-04 cs.AR
On The Design of a Light-weight FPGA Programming Framework for Graph Applications
为图形处理设计的FPGA加速器越来越受欢迎。用于图处理的领域特定语言（DSL）框架可以降低算法设计的编程复杂度和开发成本。然而，特定于加速器的开发需要一定的技术专业知识和大量的工作来设计、实现和验证系统。对于大多数算法设计人员来说，硬件编程经验的昂贵成本使得FPGA加速器不可用或不经济。尽管通用高级综合（HLS）工具有助于将高级语言映射到硬件描述语言（HDL），但与高度优化的图形加速器相比，生成的代码通常效率低下且冗长。在低开发成本的情况下，无法充分利用FPGA加速器的能力。为了方便地编程图算法，同时保持可接受的性能下降，我们提出了一个图形编程系统命名为JGraph，它包含两个主要部分：1）一个DSL的图形原子操作与图形库的高层次抽象，包括用户定义的功能与参数，2）一个轻量级的HLS翻译器，以生成高性能的HDL代码，与通信管理器和运行时调度器合作。据我们所知，我们的工作是第一个图形编程系统与DSL和翻译的FPGA平台上。我们的系统可以在几十秒内生成高达300 MTEPS的BFS遍历。
2022-02-25 cs.AR
Reconfigurable Hardware Accelerators: Opportunities, Trends, and Challenges
随着近年来机器学习、语音识别、人工智能、DNA测序等大数据应用的兴起，计算机体系结构研究界正面临着各种数据爆炸的爆发规模。为实现数据密集型计算的高效性，面向最新应用的异构加速器研究已成为计算机体系结构领域的热点问题。目前，异构加速器的实现主要依赖于专用集成电路（ASIC）、图形处理单元（GPU）、现场可编程门阵列（FPGA）等异构计算单元。在上述典型的异构架构中，基于FPGA的可重构加速器具有以下两个优点：第一，FPGA架构包含大量的可重构电路，满足特定应用运行时的高性能和低功耗要求。其次，采用FPGA的可重构结构快速实现原型系统，具有良好的可定制性和可重构性。目前，在计算机体系结构的顶级会议上，涌现出一批基于FPGA或其他可重构体系结构的加速工作。为了更好地回顾近年来可重构计算加速器的相关工作，本综述保留了可重构加速器架构和算法应用的最新高水平研究成果作为基础。本文对可重构加速器的研究热点和关注领域进行了比较，并对可重构加速器的优势、劣势和挑战进行了分析和说明。最后对加速器体系结构的未来发展趋势进行了展望，希望能为计算机体系结构研究者提供参考。
2017-12-13 cs.AR
An FPGA-Based Hardware Accelerator for Energy-Efficient Bitmap Index Creation
位图索引被认为是在线分析处理系统的一个很有前途的候选者，因为它不仅有效地支持并行处理，而且还支持复杂的多维查询。但是，位图索引创建是一项耗时的任务。本研究充分利用现场可编程门阵列（FPGA）的大规模并行计算能力，首次提出了两种位图索引生成硬件加速器BIC 64 K8和BIC 32 K16。每个加速器包含两个主要组件，即增强的内容可寻址存储器和查询逻辑阵列模块，允许BIC 64 K8和BIC 32 K16在每个时钟周期并行索引65，536个8位字和32，768个16位字。在Intel Arria V 5ASTFD 5 FPGA上的实验结果表明，在100 MHz时，BIC 64 K8和BIC 32 K16的索引吞吐率分别达到1.43 GB/s和1.46 GB/s。吞吐量也被证明是稳定的，无论数据集的大小。更重要的是，与基于中央处理单元和图形处理单元的设计相比，BIC 32 K16的能耗分别仅为6.76%和3.28%。
2018-04-20 cs.AR
DeepBurning-MixQ: An Open Source Mixed-Precision Neural Network Accelerator Design Framework for FPGAs
针对FPGA商用DPU对低比特混合精度神经网络支持不足、原生DSP位宽冗余的问题，提出开源框架DeepBurning-MixQ，通过DSP打包算法、结合硬件开销的NAS量化与HLS全流水线模板，实现性能、资源利用率和精度的全面提升。
2023-08-22 cs.AR
Hummingbird: A Smaller and Faster Large Language Model Accelerator on Embedded FPGA
Institute of Automation, Chinese Academy of Sciences（中国科学院自动化研究所）；Center for Long-term Artificial Intelligence（长期人工智能中心）；Beijing Institute of AI Safety and Governance（北京人工智能安全与治理研究院）；Vrije Universiteit Brussel（布鲁塞尔自由大学）；School of Future Technology（未来技术学院）；School of Artificial Intelligence, University of Chinese Academy of Sciences（中国科学院大学人工智能学院）；Key Laboratory of Brain Cognition and Brain-inspired Intelligence Technology, Chinese Academy of Sciences（中国科学院脑认知与脑智能技术重点实验室）
针对嵌入式FPGA上LLM部署难题，提出Hummingbird加速器，更小更强更快，支持LLaMA3-8B，显著提升性能并降低资源消耗，为边缘端LLM应用提供可行方案。
2025-10-17 cs.AR
UbiMoE: A Ubiquitous Mixture-of-Experts Vision Transformer Accelerator With Hybrid Computation Pattern on FPGA
本文提出端到端 FPGA 加速器 UbiMoE，通过流式注意力、可复用线性内核和两阶段启发式参数搜索，在两种平台上显著提升 MoE-ViT 的吞吐量与能效。
2025-02-17 cs.AR
An Efficient Accelerator for Deep Learning-based Point Cloud Registration on FPGAs
Keio University（庆应义塾大学）
点云配准是许多机器人应用的基础，例如里程计和同时定位与地图构建（SLAM），它们对于自主移动机器人越来越重要。这些机器人的计算资源和功率预算是有限的，从而促进了在低成本FPGA上开发资源高效的配准方法。在本文中，我们提出了一种基于FPGA的3D点云配准的新方法，该方法基于最近的基于深度学习的方法PointNetLK。设计了一种用于PointNet特征提取的高效FPGA加速器，并在低成本和中档FPGA（Avnet Ultra96v2和Xilinx ZCU 104）上实现。我们的加速器设计的注册速度，准确性，资源使用和功耗方面进行评估。实验结果表明，PointNetLK与我们的加速器实现高达21.34倍和69.60倍的注册速度比CPU同行和ICP，分别，而仅消耗722 mW，并保持相同的精度水平。
2022-03-11 cs.AR cs.RO
always_comm: An FPGA-based Hardware Accelerator for Audio/Video Compression and Transmission
提出一种基于 Nexys4 DDR FPGA 的全硬件可扩展视频会议栈，使用 M-JPEG 和 UDP 实现 30 FPS 音视频实时传输与播放，并通过仿真和综合评估了延迟与吞吐量。
2025-09-15 cs.AR
Evaluating FPGA Accelerator Performance with a Parameterized OpenCL Adaptation of the HPCChallenge Benchmark Suite
FPGA在数据中心应用中的采用率越来越高，因为新一代高级工具已经问世，这些工具显著缩短了FPGA加速器的开发时间，但仍能提供高质量的结果。然而，目前还没有专门针对HPC应用的FPGA架构、编程工具和库进行比较的高级基准测试套件。为了填补这一空白，我们为Xilinx和Intel FPGA开发了基于OpenCL的HPCC基准测试套件的开源实现。该基准测试可用于分析FPGA设备、卡和开发工具流的当前功能，跟踪随时间推移的进展，并指出HPC领域中FPGA加速的具体困难。此外，基准测试记录了经过验证的性能优化模式。我们将继续优化和移植新一代FPGA和设计工具的基准，并鼓励积极参与，为社区创造有价值的工具。
2020-06-12 cs.AR cs.DC
Holistic Optimization Framework for FPGA Accelerators
本文提出Prometheus整体优化框架，通过统一设计空间整合任务融合、分块、循环置换等关键优化，并利用非线性规划在资源约束下自动生成比特流，从而在多个基准上超越现有FPGA优化框架，实现高QoR并减少手动调优。
2025-09-23 cs.AR
Architectural Design and Performance Analysis of FPGA based AI Accelerators: A Comprehensive Review
Indian Institute of Engineering Science and Technology（印度工程科学与技术学院）
本文综述了基于FPGA的AI加速器的架构设计与性能分析，探讨了硬件层面的优化技术及最新加速器的挑战与未来发展方向。
2026-02-25 cs.AI cs.AR
Demystifying Memory Access Patterns of FPGA-Based Graph Processing Accelerators
可重编程硬件的最新进展（例如，FPGA）和存储器技术（例如，DDR4，HBM）承诺解决图形处理固有的性能问题，如传统硬件上的不规则存储器访问模式（例如，CPU）。虽然近年来提出了几个这样的图形加速器，但由于很少有开源实现和过多的实现工作，仍然很难评估它们的性能并在常见的图形工作负载和加速器平台上进行比较。在这项工作中，我们建立了一个图形处理加速器的模拟环境，使几个现有的加速器方法可比。这使我们能够研究相关的性能维度，例如分区方案和内存技术等。该评估深入了解了当前图形处理加速器在这些方面的优势和劣势，并进行了新颖的深入比较。
2021-03-31 cs.AR cs.DB
Dataflow & Tiling Strategies in Edge-AI FPGA Accelerators: A Comprehensive Literature Review
本综述全面回顾了FPGA神经网络加速器中的数据流与分块策略，扩展了经典数据流分类法，通过MAESTRO和Timeloop等框架及四个案例研究分析了架构设计，并探讨了HLS、DSL与RTL的自动化权衡及未来方向。
2025-05-31 cs.AR
A survey on FPGA-based accelerator for ML models
University of Auckland（奥克兰大学）；Technische Universität Darmstadt（达姆施塔特工业大学）
本文综述了过去六年顶级FPGA会议的287篇论文，指出ML与FPGA技术日益融合，研究侧重于推理加速（81%）且以CNN为主，同时GNN等新兴模型呈增长趋势，为未来研究方向提供了见解。
2024-12-20 cs.AR cs.LG
Maximizing CNN Accelerator Efficiency Through Resource Partitioning
卷积神经网络（CNN）正在彻底改变机器学习，但它们提出了重大的计算挑战。最近，已经提出了许多基于FPGA的加速器来提高CNN的性能和效率。当前的方法构建了一个单一的处理器，一次计算一个CNN层;处理器被优化以最大化计算层集合的吞吐量。然而，这种方法导致低效的设计，因为相同的处理器结构被用于计算维度完全不同的CNN层。我们提出了一种新的CNN加速器范式和一种伴随的自动化设计方法，该方法将可用的FPGA资源划分为多个处理器，每个处理器都是为CNN卷积层的不同子集量身定制的。使用与单个大型处理器相同的FPGA资源，多个较小的专用处理器提高了计算效率，并导致更高的整体吞吐量。在Xilinx Virtex-7 FPGA上评估流行的AlexNet CNN时，我们的设计方法实现了比最先进方法高3.8倍的吞吐量。对于最近的SqueezeNet和GoogLeNet，加速比是2.2倍和2.0倍。
2018-04-12 cs.AR
ONNX-to-Hardware Design Flow for the Generation of Adaptive Neural-Network Accelerators on FPGAs
本文研究将Ratto等人提出的自适应工具链与近似计算相结合，构建ONNX到硬件的设计流程，以在边缘FPGA上实现轻量级可自适应神经网络推理，并回顾了采用类似流式架构的现有框架。
2023-09-23 cs.AR
An Efficient FPGA-Based Accelerator for Swin Transformer
针对Swin Transformer非线性计算给FPGA加速带来的挑战，提出用BN替换LN、近似计算Softmax与GELU、设计高效矩阵乘法单元的加速器，实现了优于CPU与GPU的加速性能与能效，是当前最快的同类型FPGA加速器。
2023-08-26 cs.AR
Towards Power Efficient DNN Accelerator Design on Reconfigurable Platform
现场可编程门阵列（FPGA）的指数级出现加速了深度神经网络（DNN）硬件实现的研究。在所有DNN处理器中，特定领域的架构，例如Google的张量处理器单元（TPU），已经超过了传统的GPU。然而，在可重构硬件中实现TPU应该强调节能以满足绿色计算的要求。电压缩放是一种流行的节能方法，在FPGA中可能有点关键，因为如果不以适当的方式进行，它可能会导致时序故障。在这项工作中，我们提出了一个超低功耗FPGA实现的TPU边缘应用。我们将TPU的收缩阵列划分为不同的FPGA分区，其中每个分区使用不同的近阈值（NTC）偏置电压来运行其FPGA内核。每个分区的偏置电压粗略计算所提出的静态计划。然而，偏置电压的进一步校准是通过所提出的运行时间方案来完成的。基于乘法累加器（MAC）不同设计路径的最小松弛值的四种聚类算法研究了FPGA的划分。为了克服由NTC引起的定时故障，具有较高最小松弛的MAC被放置在较低电压分区中，并且具有较低最小松弛路径的MAC被放置在较高电压分区中。该架构在商业平台Vivado和学术平台VTR中进行了仿真，Vivado采用Xilinx Artix-7 FPGA，VTR采用22 nm、45 nm、130 nm FPGA。仿真结果证实了电压缩放TPU在FPGA中的实现，也证明了其功率效率。
2022-02-14 cs.AR
SuperUROP: An FPGA-Based Spatial Accelerator for Sparse Matrix Operations
针对稀疏线性方程组求解器在现有硬件上因数据重用差和依赖复杂导致效率低的问题，本文提出基于FPGA的Azul加速器实现，采用RISC-V核心与片上网络，并验证了其与架构仿真等效的性能。
2025-09-15 cs.AR
A High-Throughput FPGA Accelerator for Lightweight CNNs With Balanced Dataflow
针对现有轻量级CNN FPGA加速器内存开销高、计算效率低的问题，提出多CE平衡数据流加速器，通过混合CE流式架构、平衡数据流及资源感知分配方法，在Xilinx ZC706平台实现了领先的性能与MAC效率。
2024-12-16 cs.AR
Synetgy: Algorithm-hardware Co-design for ConvNet Accelerators on Embedded FPGAs
UC Berkeley（加州大学伯克利分校）；Tsinghua University（清华大学）；Politecnico di Torino（都灵理工大学）；Xilinx Research Labs（赛灵思研究实验室）
近年来，使用FPGA加速ConvNets引起了人们的极大关注。然而，FPGA加速器设计并没有利用ConvNets的最新进展。因此，每秒帧数（FPS）等关键应用程序特性被忽略，而只支持简单地计算GOP，并且对应用程序成功至关重要的准确性结果通常甚至没有报告。在这项工作中，我们采用了算法硬件协同设计的方法来开发一个ConvNet加速器称为Synetgy和一个新的ConvNet模型称为DiracDeltaNet $^{\dagger}$。加速器和ConvNet都是根据FPGA要求定制的。DiracDeltaNet，顾名思义，是一个只有$1\times 1$卷积的ConvNet，而空间卷积被更有效的移位操作所取代。DiracDeltaNet在ImageNet上实现了具有竞争力的准确性（前5名为88.7\%），但比VGG 16少了42个$\times$参数和48个$\times$ OP。我们进一步将DiracDeltaNet的权重转换为4位，将激活转换为4位，精度损失小于1\%。这些量化很好地利用了FPGA硬件的性质。简而言之，DiracDeltaNet的小模型尺寸，低运算OP计数，低精度和简化的运算符使我们能够为FPGA共同设计高度定制的计算单元。我们通过高级综合在Ultra96 SoC系统上实现了DiracDeltaNet的计算单元。我们的加速器在ImageNet上的最终前5名准确率为8…
2020-05-11 cs.AR cs.CV
CoQMoE: Co-Designed Quantization and Computation Orchestration for Mixture-of-Experts Vision Transformer on FPGA
本文提出CoQMoE，以双阶段量化和资源感知FPGA架构加速MoE-ViT，在精度损失低于1%的同时显著提升吞吐并降低能耗。
2025-06-10 cs.AR
A CNN Accelerator on FPGA Using Depthwise Separable Convolution
卷积神经网络（CNN）由于其高精度，在计算机视觉和模式识别领域得到了广泛的应用。然而，大型卷积运算是计算密集型的，通常需要强大的计算平台，例如图形处理单元（GPU）。这使得将CNN应用于便携式设备变得困难。最先进的CNN，如MobileNetV 2和Xception，采用深度可分离卷积来取代嵌入式平台的标准卷积。这大大减少了操作和参数，而精度损失有限。这种高度结构化的模型非常适合现场可编程门阵列（FPGA）实现。本文提出了一种可扩展的高性能深度可分离卷积优化的CNN加速器。该加速器可以安装在不同尺寸的FPGA中，在硬件资源和处理速度之间提供平衡。以MobileNetV 2为例，在Arria 10 SoC FPGA上实现，结果表明该加速器可以在3.75ms内对ImageNet中的每幅图片进行分类，约为266.6帧/秒。与CPU相比，这实现了20倍的加速。
2018-09-06 cs.AR eess.SP
A Survey of Spiking Neural Network Accelerator on FPGA
本文综述了FPGA上脉冲神经网络加速器的最新进展，涵盖神经元模型、网络结构、编码格式及硬件设计方案，并通过应用实例分析实际加速潜力与未来趋势。
2023-07-08 cs.AR cs.NE
ApproxFPGAs: Embracing ASIC-Based Approximate Arithmetic Components for FPGA-Based Systems
针对ASIC的近似电路（Approximate Circuits，AC）的发展，已经有了大量的研究。然而，以前的研究表明，基于ASIC的AC在基于FPGA的加速器中提供不对称的增益。因此，对于ASIC来说可能是帕累托最优的AC对于FPGA来说可能不是帕累托最优的。在这项工作中，我们提出了ApproxFPGA的方法，使用机器学习模型，以减少探索时间分析国家的最先进的ASIC为基础的AC，以确定一组帕累托最优的FPGA为基础的AC。我们还进行了一个案例研究，以说明通过在最先进的自动化框架中部署这些基于FPGA的帕累托最优AC来系统地生成帕累托最优近似加速器所获得的好处，这些加速器可以部署在基于FPGA的系统中以实现高性能或低功耗。
2020-04-22 cs.AR
FPGA-Based Neural Network Accelerators for Space Applications: A Survey
KTH Royal Institute of Technology（皇家理工学院）
本文综述了基于FPGA的神经网络加速器在空间任务中的应用，分析了现有文献、趋势和空白，并提出了未来研究方向，以提升星载计算系统性能。
2026-10-14 cs.AI cs.AR
EdgeLLM: A Highly Efficient CPU-FPGA Heterogeneous Edge Accelerator for Large Language Models
针对边缘设备部署大语言模型的计算、内存、算子多样性和编译难题，EdgeLLM采用混合精度脉动阵列与通用数据并行方案，在CPU-FPGA异构系统上实现1.91倍吞吐量和7.55倍能效提升。
2025-02-28 cs.AR
AutoDSE: Enabling Software Programmers to Design Efficient FPGA Accelerators
采用FPGA作为数据中心的加速器正在成为定制计算的主流，但FPGA难以编程的事实给软件程序员带来了陡峭的学习曲线。即使在高级综合（HLS）的帮助下，加速器设计人员仍然必须手动执行代码重构和繁琐的参数调整，以实现最佳性能。虽然许多学习模型已经被现有的工作利用来自动化高效加速器的设计，但现代HLS工具的不可预测性成为他们保持高准确性的主要障碍。为了解决这个问题，我们提出了一个自动化的DSE框架AutoDSE-利用一个检查引导的坐标优化系统地找到一个更好的设计点。AutoDSE在每个步骤中检测设计的瓶颈，并专注于高影响参数来克服它。实验结果表明，AutoDSE能够识别设计点，在Machsuite和Rodinia基准测试中，在几何平均值上，在一个CPU核心上实现19.9倍的加速比。与Xilinx Vitis库中手动优化的HLS视觉内核相比，AutoDSE可以将其优化杂注减少26.38倍，同时实现类似的性能。由于每个设计平均不到一个优化pragma，我们正在通过使软件程序员能够设计高效的FPGA加速器来实现可定制计算的民主化。
2021-08-31 cs.AR cs.PL
LLM-Driven Design Space Exploration of FPGA-based Accelerators
School of Computing Science, University of Glasgow（格拉斯哥大学计算机科学学院）
本文提出SECDA-DSE框架，利用大语言模型自动化FPGA加速器的设计空间探索，通过结构化探索器和LLM栈实现高效配置生成与优化。
2026-05-07 cs.AI cs.AR cs.PF
Theoretical Analysis of the Efficient-Memory Matrix Storage Method for Quantum Emulation Accelerators with Gate Fusion on FPGAs
针对大规模量子系统门融合实现的内存瓶颈，提出EMMS存储方法及基于EMMS的QEA架构，通过多PE加速张量积与矩阵乘法计算，理论分析表明其内存深度随量子比特数线性增长，并在18量子比特以内的电路计算中显著快于以往工作。
2024-10-15 cs.AR
Neighbors From Hell: Voltage Attacks Against Deep Learning Accelerators on Multi-Tenant FPGAs
University of Toronto（多伦多大学）；Vector Institute（向量研究所）
现场可编程门阵列（FPGA）由于其灵活性和能源效率而成为无数数据中心应用的广泛使用的加速器。在这些应用中，FPGA在加速低延迟实时深度学习（DL）推理方面表现出了良好的效果，这正在成为许多最终用户应用不可或缺的组件。随着可由多个用户共享的虚拟化云FPGA的新兴研究方向，基于FPGA的DL加速器的安全性方面需要仔细考虑。在这项工作中，我们评估了DL加速器在多租户FPGA场景中对基于电压的完整性攻击的安全性。我们首先证明了这种攻击的可行性，在一个国家的最先进的Stratix 10卡使用不同的攻击者电路，在逻辑上和物理上隔离在一个单独的攻击者的角色，并且不能被标记为恶意电路由传统的比特流检查器。我们表明，积极的时钟门控，一种有效的节能技术，也可以是一个潜在的安全威胁，在现代FPGA。然后，我们对以受害者角色运行ImageNet分类的DL加速器进行攻击，以评估DL模型对对手引起的时序故障的固有弹性。我们发现，即使使用最强的攻击者电路，DL加速器的预测精度不会受到影响时，在其安全的工作频率运行。此外，我们可以通过对DL加速器进行超频来实现1.18- 1.31倍的推理性能，而不会影响其预测精度。
2022-07-08 cs.AR cs.CR cs.LG
Towards Autonomous Accelerator Design: FPGA Accelerator Generation with SECDA
School of Computing Science, University of Glasgow, Scotland, UK（格拉斯哥大学计算机科学学院）
提出SECDA-DSE框架，集成大语言模型引导FPGA加速器设计空间探索，通过结构化探索器和LLM推理生成可综合的加速器设计，减少人工干预。
2026-06-09 cs.AI cs.AR cs.PF
A GPU-Outperforming FPGA Accelerator Architecture for Binary Convolutional Neural Networks
Arizona State University（亚利桑那州立大学）；Nanyang Technological University（南洋理工大学）
基于FPGA的卷积神经网络（CNN）硬件加速器由于其比GPU更高的能量效率而受到广泛关注。然而，基于FPGA的解决方案要实现比GPU更高的吞吐量是具有挑战性的。在本文中，我们证明了当CNN在权重和激活的二进制约束下进行训练时，FPGA加速在吞吐量和能效方面都是一种优越的解决方案。具体来说，我们提出了一种优化的FPGA加速器架构，专为逐位卷积和归一化而设计，具有大规模的空间并行性和深流水线阶段。FPGA加速器的一个关键优势是其性能对数据批量大小不敏感，而GPU加速的性能在很大程度上取决于数据的批量大小。实验结果表明，在Virtex-7 FPGA上运行的二进制CNN的加速器架构比Titan X GPU快8.3倍，能效高75倍，可以处理小批量的在线个人请求。对于处理大批量静态数据，该解决方案在吞吐量方面与Titan X GPU不相上下，同时提供9.5倍的能效。
2017-06-08 cs.AR cs.CV cs.DC
