Snitch: A tiny Pseudo Dual-Issue Processor for Area and Energy Efficient Execution of Floating-Point Intensive Workloads
数据分析、机器学习和科学计算等数据并行应用对新兴系统每秒浮点运算的需求不断增长。随着集成密度的增加，对能源效率的追求成为头号设计问题。虽然专用加速器提供了高能效，但它们过于专业化，难以适应算法的变化。我们提出了一个架构概念，解决了实现极端的能源效率的问题，同时仍然保持高灵活性作为一个通用的计算引擎。其关键思想是将一个名为Snitch的小型10 kGE控制核心与一个双精度FPU配对，以调整计算控制比。虽然传统上最大限度地减少非FPU面积和实现高浮点利用率一直是一个权衡，与Snitch，我们实现了这两个，通过增强ISA与两个最小的侵入性扩展：流语义寄存器（SSR）和浮点重复指令（FREP）。SSR允许内核隐式地将加载/存储指令编码为寄存器读/写，从而省略了许多显式的存储器指令。FREP扩展通过对来自微循环缓冲区的指令进行排序来并行处理浮点和整数流水线。这些ISA扩展显著降低了内核的压力，并将其释放给其他任务，使Snitch和FPU有效地以3.2%的最小增量成本双重发布。两个低开销ISA扩展使Snitch比当代向量处理器通道更灵活，实现了$2\times$能效改进。我们已经评估了建议的核心和ISA扩展在22纳米技术的八核集群。我们在多个并行微内核上实现了超过$5\times$的多核加速和$3.5\times$的能效增益。
2020-10-08 cs.AR
Flexing RISC-V Instruction Subset Processors to Extreme Edge
Pragmatic Semiconductor Ltd（普格马蒂克半导体有限公司）；Katholieke Universiteit Leuven（荷语鲁汶大学）
本文提出一种自动化方法，为极端边缘应用生成 RISC-V 指令子集处理器（RISSPs），通过预验证指令硬件块拼接实现定制，相比完整 RISC-V 处理器可显著降低面积和功耗，并实现为柔性集成电路。
2025-10-28 cs.AR cs.ET
Accelerating Viterbi Algorithm using Custom Instruction Approach
近年来，通信网络中的解码算法变得越来越复杂，目的是在正确解码接收到的消息时实现高可靠性。这些解码算法涉及需要高性能计算硬件的计算上复杂的操作，这通常是昂贵的。一种具有成本效益的解决方案是通过为解码算法的计算部分创建新的自定义指令来增强处理器的指令集架构（ISA）。在本文中，我们提出了利用自定义指令的方法来有效地实现广泛使用的Viterbi解码算法，通过添加汇编语言指令的ISA的DLX，PicoJava II和NIOS II处理器，这代表RISC，堆栈和FPGA为基础的软核处理器架构，分别。通过使用自定义指令方法，Viterbi算法的执行时间在DLX和PicoJava II中显著缩短了约3倍，在NIOS II中缩短了2倍。
2018-09-08 cs.AR
SimFuzz: Similarity-guided Block-level Mutation for RISC-V Processor Fuzzing
University of Chinese Academy of Sciences（中国科学院大学）
SimFuzz通过基于相似性的块级变异技术，有效发现RISC-V处理器中的功能漏洞，提升模糊测试效率和覆盖率。
2026-01-17 cs.AR cs.CR
Toward a Universal GPU Instruction Set Architecture: A Cross-Vendor Analysis of Hardware-Invariant Computational Primitives in Parallel Processors
Franklin & Marshall College（富兰克林与马歇尔学院）；Cornell University（康奈尔大学）
本文通过跨厂商分析，识别出四个GPU架构中共有的十种硬件无关计算原语，六种可参数化方言及六种根本设计分歧，并提出一个基于并行计算物理约束的抽象执行模型，验证结果显示模型在多数情况下性能优异。
2026-03-22 cs.AR cs.DC
MX: Enhancing RISC-V's Vector ISA for Ultra-Low Overhead, Energy-Efficient Matrix Multiplication
提出基于 RISC-V 向量 ISA 的轻量级矩阵扩展 MX，复用现有向量寄存器堆和功能单元构建混合引擎，在面积开销 < 3% 的条件下显著提升双核与 64 核集群的矩阵乘法能效与性能。
2024-01-08 cs.AR
C-slow Technique vs Multiprocessor in designing Low Area Customized Instruction set Processor for Embedded Applications
在过去的几年里，消费电子产品对高性能嵌入式处理器的需求正在迅速增长。这些嵌入式处理器中的许多依赖于定制的指令服务器架构（ISA），如游戏处理器（GPU），多媒体处理器，DSP处理器等消费电子行业的主要要求是低成本，高性能和低功耗。通过并行计算来提高嵌入式处理器的性能已经得到了大量的研究。但是其中一些集中于超标量处理器，即具有更多资源的单处理器，如包括超长指令字（VLIW）架构的指令级并行化（ILP）、定制指令集可扩展处理器架构，以及其他需要在单个芯片上具有更多数量的处理单元的处理器，如包括同时多线程（SMT）的线程级并行化（TLP），芯片多线程（CMT）和芯片多处理（CMP）。在本文中，我们提出了一种新的技术，命名为C-slow，以提高性能的嵌入式处理器的消费电子产品，利用多线程技术在单核处理器。在不增加实时操作系统（RTOS）微控制复杂度的前提下，C-slowed处理器可以利用指令集处理单元的单一数据路径并行执行多个线程。该技术以较低的面积和方法复杂度的通用处理器运行RTOS。
2012-04-05 cs.AR
Streamlining SIMD ISA Extensions with Takum Arithmetic: A Case Study on Intel AVX10.2
University of Cologne（科隆大学）
本文通过Takum算术替代传统浮点格式，提升SIMD指令集的一致性与灵活性，适用于通用计算场景。
2025-05-01 cs.AR
Instruction-Level Abstraction (ILA): A Uniform Specification for System-on-Chip (SoC) Verification
现代片上系统（SoC）设计越来越异构，除了可编程处理器外，还包含专用的半可编程加速器。与加速器之前的时代相比，ISA在验证中发挥了重要作用，实现了软件和硬件之间的清晰分离，这些“加速器丰富”的SoC的验证提出了新的挑战。从硬件设计者的角度来看，缺乏一个共同的框架，加速器行为的正式功能规范。从软件开发人员的角度来看，不存在用于推理与加速器交互的程序的软件/硬件交互的统一框架。本文通过为加速器功能行为提供正式规范和高级抽象来解决这些挑战。它形式化的指令级抽象（ILA），在我们以前的工作中非正式开发的概念，并显示其在建模和验证的加速器的应用。这种形式化的ILA将熟悉的指令概念扩展到加速器，并为加速器和可编程处理器的软件可见行为建模提供了统一的、模块化的和分层的抽象。我们通过加速器（用于图像处理、机器学习和密码学）和通用处理器（RISC-V）的几个案例研究来证明ILA的适用性。我们展示了ILA模型如何促进两个ILA之间的等价性检查，以及ILA与其硬件有限状态机（FSM）实现之间的等价性检查。此外，这种等效性检查支持使用ILA兼容性的概念的加速器升级，类似于使用ISA兼容性的处理器升级。
2018-06-14 cs.AR
Adding Explicit Load-Acquire and Store-Release Instructions to the RISC-V ISA
本项目向RISC-V ISA添加显式加载获取和存储释放指令，支持herd、gem5及LLVM/Clang，旨在防止ABI碎片化，并验证语义编码正确。
2023-09-02 cs.AR
The Cost of Application-Class Processing: Energy and Performance Analysis of a Linux-ready 1.7GHz 64bit RISC-V Core in 22nm FDSOI Technology
开源RISC-V ISA在工业界和学术界都越来越受欢迎。ISA设计用于从微控制器扩展到服务器级处理器。此外，开放性促进了各种开源和商业实现的可用性。我们在这项工作中的主要贡献是对RISC-V ISA进行了全面的功率，性能和效率分析，目标是基线“应用程序类”功能，即基于我们的64位ISA变体（RV 64 GC）的开源单问题顺序实现（称为Ariane）支持Linux操作系统及其应用程序环境。我们的分析基于对RISC-V ISA的详细功耗和效率分析，这些分析是从硅测量中提取的，并对采用GlobalFoundries 22 FDX技术流片的Ariane实例（RV 64 IMC）进行了校准模拟。Ariane运行频率高达1.7 GHz，峰值效率高达40 Gop/sW。我们深入了解应用程序类执行（例如虚拟内存，高速缓存，多种模式的特权操作）和能源成本所需的功能之间的相互作用。我们的分析表明，ISA异构性和具有一些关键指令扩展（例如打包SIMD）的简单内核可以显着提高RISC-V内核的计算能效。
2019-04-10 cs.AR
SIMF: Single-Instruction Multiple-Flush Mechanism for Processor Temporal Isolation
微体系结构时序攻击是一种信息泄漏攻击，它利用现代处理器中的分时微体系结构组件，如高速缓存、翻译后备缓冲器（TLB）、分支预测单元（BPU）和推测执行，从受害进程或线程泄漏关键信息。为了减轻这种攻击，操作系统级解决方案广泛使用用于刷新核上状态的机制，因为核上状态对于分区来说太昂贵了。在这些系统中，刷新操作在软件中实现（使用高速缓存维护指令），这严重限制了定时攻击保护的效率。为了弥合这一差距，我们提出了专门的硬件支持，单指令多刷新（SIMF）机制，以刷新核心级状态，其中包括L1缓存，BPU，TLB和寄存器文件。我们通过将其实现为ISA扩展来演示SIMF，即，flushx指令，在标量有序RISC-V处理器中。所得到的处理器原型上Xilinx ZCU 102 FPGA和验证与国家的最先进的seL 4微内核，Linux内核在多核的情况下，和缓存定时攻击。我们的评估结果表明，SIMF显着的冲洗的开销超过两个因素的执行时间，并减少动态指令数的数量级。
2022-04-13 cs.AR cs.CR cs.OS
Stream Semantic Registers: A Lightweight RISC-V ISA Extension Achieving Full Compute Utilization in Single-Issue Cores
单次发布处理器内核非常节能，但受到冯·诺依曼瓶颈的影响，因为它们必须显式地获取和发布为其ALU/FPU提供所需的负载/存储。每一条用于移动数据的指令都是一个不用于计算的周期，这将ALU/FPU的利用率限制在33%。我们提出了“流语义寄存器”，以提高利用率和提高能源效率。SSR是一种轻量级、非侵入性的RISC-V ISA扩展，它将内存访问隐式编码为寄存器读/写，消除了大量的加载/存储。我们在现有多核集群的RTL中实现了所提出的扩展，并合成了现代22 nm技术的设计。我们的扩展提供了一个显着的，2倍至5倍，架构加速在不同的内核在一个小的核心面积增加11%。顺序代码在单个核心上的运行速度快3倍，而在集群中需要的核心数量少3倍才能实现相同的性能。利用率提高到几乎100%，使多核集群的能效提高了2倍。该扩展可将指令提取次数减少多达3.5倍，将指令缓存功耗减少多达5.6倍。编译器可以自动将循环嵌套映射到SSR，使更改对程序员透明。
2020-04-01 cs.AR cs.DC
FERIVer: An FPGA-assisted Emulated Framework for RTL Verification of RISC-V Processors
本文提出一种用于 RISC-V 处理器 RTL 验证的 FPGA 辅助 SoC 平台 FERIVer，通过嵌入式 CPU 与综合硬件交叉验证，实现 5 MIPS 速度，比 Xilinx XSim 快 150 倍，比 Verilator 提升 35 倍，且硬件占用率低于 7%。
2025-04-07 cs.AR
Introducing the Arm-membench Throughput Benchmark
本文提出适配 Armv8 全部 SIMD 扩展的 Arm-membench 吞吐量基准，通过精细空间粒度分析三款 Arm 处理器的内存子系统，揭示指令获取与解码宽度在加载-存储架构下成为缓存带宽敏感负载的瓶颈。
2025-04-09 cs.AR cs.PF
A Comparative Analysis of ARM and x86-64 Laptop-Class Processors: Architecture, Assembly-Level Performance, and Energy Efficiency
Sorbonne Université（索邦大学）
本文对比了ARM和x86-64架构在指令集设计、内存层次、核心组织等方面的差异，通过实验验证了两者在性能和能效上的表现，发现ARM平台在能效上显著优于x86-64平台。
2026-04-20 cs.AR
FireGuard: A Generalized Microarchitecture for Fine-Grained Security Analysis on OoO Superscalar Cores
本文提出FireGuard，首个在真实乱序超标量处理器上实现细粒度指令分析的通用微架构，通过构建端到端系统在保障安全与性能的同时，仅引入不到1%的硅片面积开销。
2025-04-02 cs.AR cs.CR
Instruction-set Selection for Multi-application based ASIP Design: An Instruction-level Study
嵌入式系统的效率对于实现高性能同时消耗更少的面积和功率至关重要。嵌入式系统中的处理器必须仔细设计以实现这样的设计约束。专用指令集处理器（ASIP）利用应用程序的特性来设计最优的指令集。尽管ASIP不通用于执行任何应用，但在嵌入式系统行业中，ASIP是高度优选的，其中设备被生产以满足某种类型的应用域（域内或域间）。通常，ASIP是从基本处理器设计的，并为应用程序添加功能。本文研究了多应用ASIP及其指令集，深入分析了域间和域内设计的指令。分析了指令的可重用性和增加特定应用程序的额外成本。广泛的应用程序从各种应用程序基准（MiBench，MediaBench和SPEC 2006）和域分析两种不同的体系结构（ARM-Thumb和PISA）。我们的研究表明，域内应用程序包含大量的共同指令，而域间应用程序有非常少的共同指令，无论架构（因此ISA）。
2014-03-28 cs.AR
Minimum RISC-V: Maximum FPGA Efficiency
Altera Corporation（Altera公司）
本研究设计轻量深度流水线RISC-V核心，提出同步编译应用二进制与专用处理器实例的优化方法，实现高频率、小体积的RISC-V，支持可预测多核密度规划。
2026-10-16 cs.AR
Quadrilatero: A RISC-V programmable matrix coprocessor for low-power edge applications
本文提出开源RISC-V可编程脉动阵列协处理器Quadrilatero，通过精简矩阵ISA扩展提升边缘AI矩阵乘法效率，在65纳米工艺下仅占0.65 mm²，FPU利用率达99.4%，面积效率与能效较现有方案分别最高提升77%和15%。
2025-04-10 cs.AR
HiSEP-Q: A Highly Scalable and Efficient Quantum Control Processor for Superconducting Qubits
本文提出面向超导量子比特的高可扩展高效量子控制处理器 HiSEP-Q，通过设计含混合寻址与混合长度指令的新颖量子指令集架构及板载累积排序单元微架构，实现了百量子比特并发寻址与实时结果处理，显著提升了编码效率并降低了硬件开销。
2023-08-31 cs.AR cs.ET
A Hardware-Native Trapped-Ion Hybrid Qudit-Oscillator Instruction Set
North Carolina State University（北卡罗来纳州立大学）
该研究提出硬件原生的混合量子位-振子指令集，基于囚禁离子多能级结构实现通用量子计算，在40Ca+量子位处理器上运行Trotter步长速度提升约十倍，平均RMSE约1.1%，并在HybridLane框架中实现。
2026-10-12 cs.AR cs.ET quant-ph
