SCALE-Sim EVA: Design Principles for an Extensible, Visualizable, and Adaptable Accelerator Simulation Framework
Georgia Institute of Technology（佐治亚理工学院）
SCALE-Sim EVA是一款面向IR感知加速器建模的可扩展、可可视化、可适配的模拟框架，通过张量命令与命令分解机制计算周期时序，可生成轨迹用于分析执行相关指标，解决了固定加速器模拟器难以扩展的问题。
2026-08-14 cs.AR
An Efficient Transparent Test Scheme for Embedded Word-Oriented Memories
在系统芯片（SOC）设计中，存储器核通常是具有最小特征尺寸的密集部分。因此，存储器核的可靠性对SOC的可靠性具有重大影响。透明测试是提高存储器可靠性的有效技术之一。本文提出了一种将面向位的行进测试转换为面向字的透明行进测试的系统算法。变换后的透明行军测试具有较短的测试复杂度相比，提出了在以前的作品[理论的透明BIST的RAM，一个透明的在线存储器测试，同时检测功能故障和软错误的存储器]。例如，如果用March C-测试具有32位字的存储器，所提出的方案转换的透明面向字测试的时间复杂度仅为[Theory of transparent BIST for RAM]或[透明的在线存储器测试，用于同时检测存储器中的功能故障和软错误]。
2007-10-25 cs.AR
Medusa: A Scalable Interconnect for Many-Port DNN Accelerators and Wide DRAM Controller Interfaces
Stony Brook University（石溪大学）
为了应对深度神经网络（DNN）日益增长的需求和计算强度，工业界和学术界已经转向加速器技术。特别是，FPGA已经被证明可以在性能和能效之间提供良好的平衡，以加速DNN。虽然重要的研究集中在如何构建高效的层处理器，DNN加速器的计算构建块，但相对较少关注位于层处理器和FPGA的DRAM控制器之间的片上互连。我们观察到DNN加速器接口（往往包括许多窄端口）和FPGA DRAM控制器接口（往往是宽总线）之间的差异。这种不匹配导致传统互连消耗大量FPGA资源。为了解决这个问题，我们设计了Medusa：一种优化的FPGA存储器互连，它在互连结构中转置数据，根据DNN层处理器的需求定制互连。与传统的FPGA互连相比，我们的设计可以将LUT和FF的使用减少4.7倍和6.0倍，并将频率提高1.8倍。
2018-07-11 cs.AR cs.LG cs.NE
PPAC: A Versatile In-Memory Accelerator for Matrix-Vector-Product-Like Operations
内存中处理（PIM）将计算移动到内存中，与传统的基于冯诺依曼的架构相比，其目标是提高吞吐量和能效。大多数现有的PIM架构要么是通用的，但只支持原子操作，或专门用于加速单个任务。我们提出了关联内容可寻址存储器（PPAC）中的并行处理器，这是一种新型的内存加速器，支持一系列类似于矩阵向量积（MVP）的操作，可用于传统和新兴应用。例如，PPAC能够加速低精度神经网络、精确/近似散列查找、加密和前向纠错。PPAC的全数字特性使其能够使用基于标准单元的CMOS实现，这有助于自动化设计和技术节点之间的可移植性。为了证明PPAC的有效性，我们提供了不同阵列尺寸的28 nm CMOS布局后实施结果。与最近的数字和混合信号PIM加速器的比较表明，PPAC在吞吐量和能效方面具有竞争力，同时加速了广泛的应用并简化了开发。
2019-07-19 cs.AR
Memory-Efficient Dataflow Inference for Deep CNNs on FPGA
FPGA上的自定义低功耗卷积神经网络（CNN）推理加速器针对特定的CNN拓扑进行定制，并将参数存储在片内存储器（OCM）中，从而实现高能效和低推理延迟。然而，在这些加速器中，参数存储器的形状由吞吐量约束决定，并且不能很好地映射到底层OCM，这成为实现瓶颈。在这项工作中，我们提出了一种加速器的设计方法-频率补偿内存打包（FCMP）-它提高了OCM的利用效率，以最小的吞吐量减少和FPGA OCM的物理结构没有修改的低成本加速器。为了验证我们的方法，我们将其应用于中型CIFAR-10推理加速器的几种实现，并证明OCM利用率可降低高达30%，而不会损失推理吞吐量，从而使我们能够将加速器从Xilinx Zynq 7020移植到7012 S，从而降低应用成本。我们还实现了一个自定义的低功耗FPGA推理加速器的量化ResNet-50 CNN，利用片上权重，有史以来最大的拓扑结构实现了这种加速器架构。我们证明，通过将FCMP应用于ResNet加速器，OCM瓶颈得到缓解，这使得加速器能够从Alveo U250移植到更小的Alveo U280板，与其他技术相比，吞吐量损失更小。通过在吞吐量和OCM要求之间提供更细粒度的权衡，FCMP提高了FPGA上自定义低功耗CNN推理设计的灵活性。
2020-11-14 cs.AR
LRMP: Layer Replication with Mixed Precision for Spatial In-memory DNN Accelerators
针对基于 NVM 的空间型存内 DNN 加速器中层处理时间不均与面积受限问题，LRMP 结合强化学习和整数线性规划联合搜索层复制与混合精度量化方案，在等精度下显著降低延迟并提升吞吐量。
2023-12-05 cs.AR
SPOTS: An Accelerator for Sparse Convolutional Networks Leveraging Systolic General Matrix-Matrix Multiplication
提出了一种新的稀疏卷积神经网络（CNN）硬件加速器，通过构建一个硬件单元来执行输入特征映射的图像到列（IM 2COL）变换，并结合一个基于脉动阵列的通用矩阵-矩阵乘法（GEMM）单元。我们的设计仔细重叠的IM 2COL转换与GEMM计算，以最大限度地提高并行性。我们提出了一种新颖的设计IM 2COL单元，它使用一组分布式本地存储器连接的环形网络，提高了能源效率和延迟的输入特征映射流只有一次。我们为GEMM单元提出了一个高大的脉动阵列，同时还提供了将其组织为多个小型GEMM单元的能力，这使我们的设计能够处理各种CNN及其参数。此外，我们的设计通过有效地将稀疏数据映射到硬件单元，利用输入特征映射和权重的稀疏性来提高性能。我们的原型SPOTS比Eyeriss平均快1.74倍。与CPU和GPU实现相比，它的能效分别提高了78倍和12倍。
2021-11-24 cs.AR
A Survey on Deep Learning Hardware Accelerators for Heterogeneous HPC Platforms
Politecnico di Milano（米兰理工大学）；Università di Bologna（博洛尼亚大学）；Università degli Studi di Ferrara（费拉拉大学）；Università degli Studi di Catania（卡塔尼亚大学）；Università degli Studi di Napoli Federico II（那不勒斯费德里科二世大学）；Politecnico di Torino（都灵理工大学）；Università di Roma “Tor Vergata”（罗马二大（托尔韦尔加塔大学））；Università degli Studi di Torino（都灵大学）
本文综述了面向异构HPC平台的深度学习硬件加速器，系统梳理GPU、TPU、FPGA、ASIC、RISC-V、存内计算、神经形态、量子与光子等加速技术，并分类总结近年代表性架构，为该领域提供全面参考。
2025-04-07 cs.AR cs.ET cs.LG
Online Soft Error Tolerance in ReRAM Crossbars for Deep Learning Accelerators
针对ReRAM交叉阵列因非理想因素导致PIM加速器精度下降问题，提出基于测试输入向量和ECCs的在线软错误检测校正方法，在MNIST和CIFAR-10数据集上实现近无故障精度且开销更低。
2024-12-04 cs.AR cs.ET
Demystifying the Characteristics of 3D-Stacked Memories: A Case Study for Hybrid Memory Cube
三维（3D）堆叠技术能够实现DRAM和逻辑管芯的集成，提供高带宽和低能耗。这项技术还使新的内存设计能够执行传统上与内存无关的任务。一种实用的3D堆叠存储器是混合存储器立方体（HMC），其在小面积中提供显著的访问带宽和低功耗。虽然有几项研究利用了HMC的新架构，但其在延迟和带宽方面的特性或其与温度和功耗的相关性尚未得到充分研究。本文是第一次，据我们所知，HMC在真实环境中使用AC-510加速器的热行为的特征，并确定温度作为一个新的限制，这个国家的最先进的设计空间。此外，除了带宽的研究，我们解构的因素，有助于延迟，并揭示其来源的高负载和低负载访问。本文的结果表明，基本的行为和性能瓶颈，为未来的探索分组交换和三维堆叠存储器。
2017-10-03 cs.AR cs.ET
Accelerating Time Series Analysis via Processing using Non-Volatile Memories
针对传统平台上sDTW算法因数据移动开销大导致的性能与能效瓶颈，提出首个基于MRAM的存内计算TSA加速器MATSA，大幅提升了性能与能效。
2024-07-12 cs.AR
Pseudo-Ring Testing Schemes and Algorithms of RAM Built-In and Embedded Self-Testing
研究了伪环形存储器自测试的扫描和环形方案。这两种方案都是基于存储器本身对线性或非线性反馈移位寄存器的仿真。描述了多端口和嵌入式存储器以及寄存器文件的伪环方案实现的特点。它示出，只有小的额外的逻辑是必需的，并允许微控制器的速度测试。文中还给出了采用伪环测试方案时某些存储器故障覆盖率的后验值。
2011-06-18 cs.AR
MGX: Near-Zero Overhead Memory Protection for Data-Intensive Accelerators
Cornell University（康奈尔大学）；Meta AI
本文介绍了一种用于硬件加速器的近零开销存储器保护方案MGX。MGX通过利用加速器执行的特定于应用程序的属性，最大限度地减少了片外存储器加密和完整性验证的性能开销。具体地，加速器倾向于显式地管理片上和片外存储器之间的数据移动。因此，加速器的一般存储器访问模式可以在很大程度上针对给定应用确定。利用这些特性，MGX使用片上加速器状态生成用于内存加密和完整性验证的版本号，而不是将它们存储在片外内存中;它还自定义内存保护的粒度，以匹配加速器使用的粒度。为了证明MGX的有效性，我们对DNN和图形算法的MGX进行了深入研究。实验结果表明，平均而言，MGX将DNN和图形处理加速器的内存保护性能开销分别从28%和33%降低到4%和5%。
2022-05-25 cs.AR cs.CR cs.LG
VWR2A: A Very-Wide-Register Reconfigurable-Array Architecture for Low-Power Embedded Devices
边缘计算需要高性能的节能嵌入式系统。固定功能或自定义加速器（如FFT或FIR滤波器引擎）在针对给定约束集实现特定功能方面非常有效。但是，当面临应用程序范围的优化或功能升级时，它们是不灵活的。相反，可编程内核提供了更高的灵活性，但通常会在面积、性能以及最重要的能耗方面带来损失。在本文中，我们提出了VWR2A，一种集成了高计算密度和低功耗存储器结构（即，非常宽的寄存器和暂存存储器）。VWR2A缩小了能隙，在FFT内核上具有与FFT加速器相似或更好的性能。此外，VWR2A的灵活性允许加速多个内核，从而在应用程序级别显著节省能源。
2022-06-02 cs.AR
FTTN: Feature-Targeted Testing for Numerical Properties of NVIDIA & AMD Matrix Accelerators
本文提出 FTTN 特征靶向测试，用于识别 NVIDIA 与 AMD 矩阵加速器在浮点格式、舍入模式、精度位和次正规数处理上的数值行为，并通过矩阵乘法实验揭示不同 GPU 间的显著结果差异。
2024-03-01 cs.AR
On the Impact of Partial Sums on Interconnect Bandwidth and Memory Accesses in a DNN Accelerator
NXP Semiconductors（恩智浦半导体）
正在设计专用加速器来解决深度神经网络（DNN）应用的巨大资源需求。功率、性能和面积（PPA）约束限制了这些加速器中可用的MAC的数量。需要大量MAC的卷积层通常被划分为多个迭代子任务。这给可用的系统资源（如互连和内存带宽）带来了巨大的压力。这些子任务的特征图的最佳划分可以大大降低带宽需求。一些加速器通过实现本地存储器来避免片外或互连传输;然而，仍然执行存储器访问，并且减小的带宽可以帮助在这样的架构中节省功率。在本文中，我们提出了一个一阶的分析方法来划分的最佳带宽的特征图，并评估这种划分对带宽的影响。这个带宽可以通过设计一个可以执行基本算术运算的主动存储器控制器来节省。结果表明，最佳分区和主动存储器控制器可以实现高达40%的带宽减少。
2020-11-02 cs.AR cs.LG
ASMCap: An Approximate String Matching Accelerator for Genome Sequence Analysis Based on Capacitive Content Addressable Memory
基因组序列分析是医学和科学研究的有力工具。考虑到不可避免的测序错误和遗传变异，近似字符串匹配（ASM）已被用于实际的基因组测序。然而，随着生物数据呈指数级增长，ASM硬件加速在精度约束下提高吞吐量和能源效率方面面临严峻挑战。本文介绍了ASMCap，一个ASM加速方法的基因组序列分析与硬件算法协同优化。在电路层面，ASMCap采用基于电容式多级内容可寻址存储器（ML-CAM）的电荷域计算，并以更高的精度和能效优于最先进的基于ML-CAM的ASM加速器EDAM。ASMCap还具有误判校正能力，具有两个提出的硬件友好的策略，即用于取代主导编辑的汉明距离辅助校正（HDAC）和用于连续indel的保留感知序列旋转（TASR）。评估结果表明，与EDAM相比，ASMCap可以实现平均1.2倍（从74.7%到87.6%）和高达1.8倍（从46.3%到81.2%）的F1得分（准确性的关键指标），1.4倍的加速和10.8倍的能源效率改进。与其他ASM加速器相比，包括基于比较矩阵的ResMA和基于种子策略的SaVI，ASMCap分别实现了174倍和61倍的加速比，以及8.7e3倍和943倍的能效。
2023-02-15 cs.AR
Rosebud: Making FPGA-Accelerated Middlebox Development More Pleasant
我们介绍了一种设计FPGA加速中间盒的方法，通过解耦硬件加速器实现和软件应用程序编程的任务，简化了开发，调试和性能调整。Rosebud是一个框架，通过标准化的硬件/软件接口将硬件加速器链接到高性能数据包处理管道。这种关注点的分离使硬件开发人员能够专注于优化自定义加速器，同时使软件程序员能够以类似于软件库的方式重用、配置和调试加速器。我们通过在不到一个月的时间内构建一个基于大型黑名单的防火墙和移植Pigernet IDS模式匹配加速器来展示Rosebud框架的好处。我们的实验表明，Rosebud提供了高性能，服务约200 Gbps的流量，同时只增加了0.7-7微秒的延迟。
2023-03-17 cs.AR
CAMA: Energy and Memory Efficient Automata Processing in Content-Addressable Memories
加速有限自动机处理对于推进模式匹配、数据采掘、生物信息学、入侵检测和机器学习中的实时分析至关重要。最近利用SRAM和DRAM的内存中自动机加速器已经显示出比传统数字设计令人兴奋的改进。然而，所有SOTA设计所使用的状态转换的位向量表示仅在处理最坏情况的完全随机模式时是最佳的，而在运行大多数真实世界的基准测试时会浪费大量的内存和能量。我们提出了CAMA，内容可寻址存储器（CAM）启用自动机加速器处理同质非确定性有限自动机（NFA）。一个完全不同的状态表示方案，以及共同设计的新电路和数据编码方案，大大降低了能源，内存和芯片面积最现实的NFA。本文对CAMA进行了全面优化，主要贡献如下：（1）采用16 × 256的8管（8 T）CAM阵列进行状态匹配，取代SOTA设计中的256 × 256的6 T SRAM阵列或两个16 × 256的6 T SRAM组;（2）提出了一种新的编码方案，能够在8 T SRAM中进行内容搜索，并适应不同的应用;（3）可重新配置和可扩展的架构，在所有测试基准上提高效率，而不会失去对与SOTA设计兼容的任何NFA的支持;（4）优化框架，自动选择编码方案并将给定的NFA映射到所提出的硬件。两个版本的CAMA，一个优化的能量（CAMA-E）和其他的吞吐量（CAMA-T），在28纳米CMOS工艺，并在21个真实世界和合成基准进行了全面评估。CAMA-E的能量比CA、2-…
2021-12-01 cs.AR cs.FL
C4CAM: A Compiler for CAM-based In-memory Accelerators
本文提出首个面向基于CAM的存内加速器的编译器框架C4CAM，支持从高级TorchScript代码生成代码并快速探索CAM配置，通过层次化抽象进行代码转换，并分析不同CAM阵列对系统性能和能耗的影响以辅助设计选择。
2023-09-12 cs.AR
Combining Fault Tolerance Techniques and COTS SoC Accelerators for Payload Processing in Space
面向空间载荷处理，本文研究 Zynq FPGA 与 Myriad VPU 两类 COTS 加速器的容错方案，并设计基于 CIF/LCD 与自定义 CRC 的可靠协同接口。
2025-06-15 cs.AR
Multiscale Co-Design Analysis of Energy, Latency, Area, and Accuracy of a ReRAM Analog Neural Training Accelerator
神经网络是自然语言处理和模式识别的一种越来越有吸引力的算法。具有> 50 M参数的深度网络是通过现代GPU集群以<50 pJ/op的速度运行而实现的，最近，生产加速器能够在板级上以<5 pJ/op的速度运行。然而，随着CMOS规模的放缓，将需要新的范例来实现下几个数量级的性能功耗比增益。使用模拟电阻式存储器（ReRAM）交叉开关在加速器中执行关键矩阵运算是一个有吸引力的选择。这项工作提出了一个详细的设计，使用最先进的14/16 nm PDK的模拟交叉开关电路块的设计，以处理三个关键的内核所需的训练和推理的神经网络。给出了详细的电路和器件级能量、延迟、面积和精度分析，并与使用标准数字ReRAM和SRAM操作的相关设计进行了比较。模拟加速器与仅利用数字ReRAM的类似块相比具有270倍的能量和540倍的延迟优势，并且每个乘法和累加（MAC）仅需要11 fJ。与基于SRAM的加速器相比，能量提高了430倍，延迟提高了34倍。尽管模拟加速器中的训练精度降低，但提出了几种改进方法。与此加速器块的类似仅数字版本相比，可能的收益表明，继续优化模拟电阻式存储器是有价值的。对训练加速器的电路和器件进行了详细的分析，为进一步的体系结构级研究奠定了基础。
2018-02-17 cs.AR cs.NE
Evaluating IOMMU-Based Shared Virtual Addressing for RISC-V Embedded Heterogeneous SoCs
本研究针对嵌入式异构SoC中加速器物理寻址带来的内存开销问题，评估了基于IOMMU的共享虚拟寻址在RISC-V架构系统中的性能，验证了末级缓存可大幅降低地址转换开销，证明该方案适用于此类系统。
2025-02-24 cs.AR
XDMA: A Distributed, Extensible DMA Architecture for Layout-Flexible Data Movements in Heterogeneous Multi-Accelerator SoCs
针对异构加速器间数据传输的布局转换开销与互连利用率低的问题，提出分布式可扩展DMA架构XDMA，通过硬件地址生成器、配置与传输分离及灵活插件，实现高链路利用率，面积开销低且显著提升系统性能。
2025-08-11 cs.AR cs.DC
AttentionLego: An Open-Source Building Block For Spatially-Scalable Large Language Model Accelerator With Processing-In-Memory Technology
Peking University（北京大学）
本文提出开源自注意力加速器 AttentionLego，利用 PIM 矩阵-向量乘法与查找表 Softmax 降低带宽需求，并作为空间扩展 LLM 处理器的基础模块。
2024-01-21 cs.AI cs.AR cs.LG
PIP-NTT: Towards a Scalable Memory-Parallelized Accelerator for Iterative NTT in PQC
Queen’s University, Belfast（贝尔法斯特女王大学）；Manchester Metropolitan University（曼彻斯特城市大学）；Umm Al-Qura University（乌姆古拉大学）
研究基于格的后量子密码术中迭代NTT的高效实现，提出用四个较小内存的内存并行化策略及无乘法重缩放架构，经设计空间探索优化蝶形单元，构建PIP-NTT加速器，实验表明其在FPGA平台上效率显著提升，且可扩展、适用多种PQC方案。
2026-07-22 cs.AR cs.CR
Retrospective: A Scalable Processing-in-Memory Accelerator for Parallel Graph Processing
本文回顾了ISCA 2015论文，提出可编程的Tesseract存内处理架构，通过3D堆叠存储器与消息传递模型从零设计近内存加速器系统，最大化加速图处理等数据密集型应用，并分析了其广泛影响与未来展望。
2023-06-27 cs.AR cs.DC
Evaluating FPGA Accelerator Performance with a Parameterized OpenCL Adaptation of the HPCChallenge Benchmark Suite
FPGA在数据中心应用中的采用率越来越高，因为新一代高级工具已经问世，这些工具显著缩短了FPGA加速器的开发时间，但仍能提供高质量的结果。然而，目前还没有专门针对HPC应用的FPGA架构、编程工具和库进行比较的高级基准测试套件。为了填补这一空白，我们为Xilinx和Intel FPGA开发了基于OpenCL的HPCC基准测试套件的开源实现。该基准测试可用于分析FPGA设备、卡和开发工具流的当前功能，跟踪随时间推移的进展，并指出HPC领域中FPGA加速的具体困难。此外，基准测试记录了经过验证的性能优化模式。我们将继续优化和移植新一代FPGA和设计工具的基准，并鼓励积极参与，为社区创造有价值的工具。
2020-06-12 cs.AR cs.DC
Automatic Generation of Multi-precision Multi-arithmetic CNN Accelerators for FPGAs
University of Cambridge（剑桥大学）；Shenzhen Institutes of Advanced Technology（深圳先进技术研究院）；Microsoft Research Cambridge（微软剑桥研究院）；Imperial College London（帝国理工学院）；University of Macau（澳门大学）
现代深度卷积神经网络（CNN）对计算要求很高，但实际应用通常需要高吞吐量和低延迟。为了帮助解决这些问题，我们提出了Tomato，这是一个旨在自动生成高效CNN加速器的框架。生成的设计是流水线的，每个卷积层使用不同的算法在不同的精度。使用Tomato，我们展示了最先进的多精度多算法网络，包括在FPGA上运行的MobileNet-V1。据我们所知，这是CNN的第一个多精度多算法自动生成框架。在软件中，Tomato对预训练的网络进行微调，以使用短的2的幂和固定点权重的混合，同时将分类准确性的损失降到最低。微调的参数与模板化的硬件设计相结合，在FPGA中自动生成高效的推理电路。我们展示了我们的方法如何显着降低模型大小和计算复杂性，并允许我们将完整的ImageNet网络打包到单个FPGA上，而无需首次访问片外存储器。此外，我们还展示了Tomato如何在单个或多个FPGA上运行各种大小的网络。据我们所知，我们自动生成的加速器在延迟和吞吐量方面至少比最接近的基于FPGA的竞争对手高出2- 4倍;生成的加速器以每秒3000帧以上的速度运行ImageNet分类。
2019-10-21 cs.AR cs.LG eess.SP
COMPASS: A Compiler Framework for Resource-Constrained Crossbar-Array Based In-Memory Deep Learning Accelerators
Seoul National University（首尔大学）
针对基于交叉阵列的内存中加速器因网络规模增大面临的片上存储不足问题，提出编译器框架COMPASS，通过最优层划分算法优化多指标，实现更高吞吐量和能效。
2025-01-12 cs.AR cs.DC cs.ET
A CNN Accelerator on FPGA Using Depthwise Separable Convolution
卷积神经网络（CNN）由于其高精度，在计算机视觉和模式识别领域得到了广泛的应用。然而，大型卷积运算是计算密集型的，通常需要强大的计算平台，例如图形处理单元（GPU）。这使得将CNN应用于便携式设备变得困难。最先进的CNN，如MobileNetV 2和Xception，采用深度可分离卷积来取代嵌入式平台的标准卷积。这大大减少了操作和参数，而精度损失有限。这种高度结构化的模型非常适合现场可编程门阵列（FPGA）实现。本文提出了一种可扩展的高性能深度可分离卷积优化的CNN加速器。该加速器可以安装在不同尺寸的FPGA中，在硬件资源和处理速度之间提供平衡。以MobileNetV 2为例，在Arria 10 SoC FPGA上实现，结果表明该加速器可以在3.75ms内对ImageNet中的每幅图片进行分类，约为266.6帧/秒。与CPU相比，这实现了20倍的加速。
2018-09-06 cs.AR eess.SP
FAMOUS: Flexible Accelerator for the Attention Mechanism of Transformer on UltraScale+ FPGAs
Department of EECS, University of Arkansas, Fayetteville（电子工程与科学系，阿肯色大学，费耶特维尔）
FAMOUS是一种面向超大规模FPGA的Transformer注意力机制加速器，通过高效矩阵分块和资源分配，实现高吞吐量和低延迟，优于CPU、GPU和现有FPGA加速器。
2025-07-07 cs.AI cs.AR cs.LG
FLAASH: Flexible Accelerator Architecture for Sparse High-Order Tensor Contraction
School of EECS, Oregon State University（俄勒冈州立大学电气与计算机工程学院）
本文提出FLAASH，一种面向稀疏高阶张量收缩的灵活模块化加速器架构，通过将稀疏点积分配给多个稀疏点积引擎（SDPEs）实现并行计算，在深度学习工作负载上获得超过25倍加速，并随稀疏性和阶数增加展现显著性能提升。
2024-04-25 cs.AR cs.LG
Enabling Cross-Domain Communication: How to Bridge the Gap between AI and HW Engineers
Robert Bosch Corporate Research（罗伯特·博世企业研究院）
系统设计中的一个关键问题是硬件、软件和领域专家之间缺乏沟通。最近的研究工作表明，神经加速器的自动硬件/软件协同设计流程取得了进展，这似乎使这种通信过时了。然而，大多数现实世界的系统是由多个处理单元、通信网络和存储器组成的。因此，（可重构）神经加速器的硬件/软件协同设计过程是共同的协同设计方法的一个重要子问题。最终的挑战是定义系统级设计空间探索的约束-这是一项需要深入了解和理解硬件架构、将工作负载映射到硬件和应用领域（例如人工智能）的任务。对于大多数项目来说，这些技能分布在几个人甚至不同的团队中，这是为什么没有建立数字系统的端到端开发方法的主要原因之一。本立场文件讨论了如何为包括（可重新配置）专用加速器的系统建立这种方法的可能性，并概述了语言和工具在此过程中发挥的核心作用。
2021-04-08 cs.AR cs.CL cs.SE
NeuroSim V1.5: Improved Software Backbone for Benchmarking Compute-in-Memory Accelerators with Device and Circuit-level Non-idealities
School of Electrical and Computer Engineering, Georgia Institute of Technology（电子工程学院，佐治亚理工学院）
NeuroSim V1.5通过整合TensorRT量化流程、灵活噪声注入方法、扩展设备支持和优化仿真速度，提升了计算在内存加速器的设计与验证能力。
2026-03-17 cs.AI cs.AR cs.LG
Brain-inspired Cognition in Next Generation Racetrack Memories
Center for Advancing Electronics Dresden (cfaed), TU Dresden（德累斯顿工业大学德累斯顿先进电子中心）；University of Pittsburgh（匹兹堡大学）
超维计算（Hyperdimensional Computing，HDC）是一种受大脑启发的新兴计算框架，它对具有数千维的向量进行操作以模拟认知。与对数字进行操作的传统计算框架不同，HDC与大脑一样，使用高维随机向量，并且能够进行一次性学习。HDC基于一组定义良好的算术运算，具有高度的容错能力。HDC的核心操作以批量逐位方式操纵HD向量，提供了许多利用并行性的机会。不幸的是，在传统的冯-诺依曼架构中，HD向量在处理器和存储器之间的连续移动会使认知任务变得非常缓慢和能量密集。硬件加速器只能略微改善相关指标。相反，使用新兴的忆阻器件，在存储器内仅部分实现HDC框架，已经报道了相当大的性能/能量增益。本文提出了一种基于赛道内存（RTM）的架构，在内存中进行和加速整个HDC框架。所提出的解决方案需要最少的附加CMOS电路，并使用跨RTM中的多个域的读取操作（称为横向读取（TR））来实现异或（XOR）和加法操作。为了最大限度地减少CMOS电路的开销，我们提出了一种基于RTM芯片的计数机制，利用TR操作和标准RTM操作。使用语言识别作为用例，与FPGA设计相比，整体运行时间和能耗分别减少了7.8倍和5.3倍。与最先进的内存实现相比，所提出的HDC系统将能耗降低了8.6倍。
2022-03-15 cs.AR cs.ET cs.LG
Apollo: Transferable Architecture Exploration
Google Research（谷歌研究院）
摩尔定律的即将终结和深度学习的日益普及推动了针对特定神经架构进行优化的定制加速器的设计。这种加速器的架构探索形成了一个具有挑战性的约束优化问题，在一个复杂的，高维的，结构化的输入空间与昂贵的评估目标函数。用于加速器设计的现有方法是样本效率低的，并且不能在具有不同设计约束（诸如面积和/或延迟预算或神经架构配置）的相关优化任务之间传递知识。在这项工作中，我们提出了一个可转移的架构探索框架，称为阿波罗，利用黑盒功能优化的最新进展，为样本高效的加速器设计。我们使用这个框架来优化具有替代设计约束的不同神经架构的加速器配置。我们表明，我们的框架发现高回报设计配置（高达24.6%的加速比）更采样效率比基线黑盒优化方法。我们进一步表明，通过在具有不同设计约束的目标架构之间转移知识，Apollo能够更快地找到最佳配置，并且通常具有更好的目标值（最高可提高25%）。这一令人鼓舞的结果描绘了一条有希望的前进道路，以促进产生更高质量的加速器。
2021-02-02 cs.AR cs.LG
DCO: Dynamic Cache Orchestration for LLM Accelerators through Predictive Management
Department of Electronic and Computer Engineering, The Hong Kong University of Science and Technology（电子与计算机工程系，香港科学与技术大学）；School of Electronic Science and Engineering, Southeast University（电子科学与工程学院，东南大学）
DCO通过预测管理实现LLM加速器的动态缓存编排，利用数据流信息优化缓存替换和旁路决策，提升性能至1.8倍，面积仅0.064mm²。
2026-09-11 cs.AI cs.AR cs.DC
Proxics: an efficient programming model for far memory accelerators
ETH Zurich（苏黎世联邦理工学院）
本文提出基于传统OS抽象的NDP设备编程模型，通过轻量高效实现虚拟处理器和进程间通信，展示其在内存带宽优化中的优势及低延迟通信的重要性。
2026-04-20 cs.AR cs.ET cs.OS
