HIPE-MAGIC: A Technology-Aware Synthesis and Mapping Flow for HIghly Parallel Execution of Memristor-Aided LoGIC
最近为寻找满足当今设计要求的新颖计算范例所做的努力已经引起了依赖于非易失性存储器的存储器中处理的新趋势。在本文中，我们提出了HIPE-MAGIC，一个技术感知的合成和映射流程高度并行执行的忆阻器为基础的逻辑。我们的框架是建立在两个基本的贡献：逻辑合成过程中的平衡技术，主要针对忆阻交叉阵列（MCA）提供的并行性的好处，和一个有效的技术映射框架，以最大限度地提高性能和面积效率的忆阻逻辑。我们在几个基准套件的实验评估表明，HIPE-MAGIC在吞吐量和能源效率方面的卓越性能相比，最近开发的合成和映射流的目标MCAs，以及传统的CPU计算。
2020-06-05 cs.ET
Boolean Logic Gates From A Single Memristor Via Low-Level Sequential Logic
通过使用忆阻器的存储器来存储位并利用第二输入位执行操作，已经用单个忆阻器构建了简单的布尔逻辑门。该操作利用忆阻器和其他器件中发现的电流尖峰（有时称为电流瞬变）的相互作用。顺序时基逻辑方法允许通过发送在时间上分开的位来在一个端口上使用两个逻辑输入位。所得到的逻辑门比依赖于忆阻器的状态切换的逻辑门更快，功耗低，并且仅需要一个忆阻器。我们实验证明了工作或和“异”门与一个单一的灵活的二氧化钛溶胶-凝胶忆阻器。
2014-02-17 cs.AR cs.ET
A Low-Power Domino Logic Architecture for Memristor-Based Neuromorphic Computing
Rochester Institute of Technology（罗切斯特理工学院）
我们提出了一个多米诺逻辑架构的忆阻器为基础的类脑计算。该设计使用忆阻器RC电路的延迟来表示突触计算和简单的二进制神经元激活函数。同步计划提出了神经网络层之间的信息通信，并开发了一个简单的线性功率模型来估计设计的能量效率为一个特定的网络规模。结果表明，所提出的架构可以实现0.61 fJ每分类每个组件（神经元和突触），并优于其他设计的能量每%的准确性。
2019-06-13 cs.ET cs.LG
Experimental Validation of Memristor-Aided Logic Using 1T1R TaOx RRAM Crossbar Array
本文通过1T1R TaOx RRAM交叉阵列实验验证MAGIC逻辑的OR和NOT门，发现能耗主要由初始化主导，占比85%，执行和读取分别占14.8%和0.2%。
2023-10-16 cs.ET
Spiking memristor logic gates are a type of time-variant perceptron
忆阻器是一种低功耗的记忆保持电阻器，被认为对神经形态计算很有用，神经形态计算可以通过设备的短期记忆介导的尖峰相互作用进行计算。使用相互作用的尖峰，可以构建同时计算或的与门，类似地，可以构建计算其输入的算术和的全加器。在这里，我们将展示如何通过将忆阻器建模为一种新型的感知器来理解这些门：一种对输入顺序敏感的感知器。忆阻器的存储器可以改变稍后输入的输入权重，因此忆阻器门不能由单个感知器准确描述，需要时不变感知器网络或复杂的时变自可重编程感知器。这项工作证明了忆阻器逻辑门的高功能性，并且还证明了增加控制可以在硬件中创建标准感知器，这可能用于构建神经网络芯片。
2018-01-08 cs.AR cs.ET cs.NE
Organic Memristor Devices for Logic Elements with Memory
忆阻器是有希望的下一代存储器候选者，其是非易失性的，具有低功率要求并且能够纳米级制造。在这篇文章中，我们物理实现和描述使用有机忆阻器在设计状态布尔逻辑门的AND或和NOT操作。这些门的输出是模拟的，并且取决于合适的电荷施加到输入的时间长度，显示出学习特性。结果也可以通过在输出端使用合适的阈值函数以传统的二进制方式进行解释。门的忆阻特性允许产生基于忆阻器的电荷相关非易失性状态而变化的模拟输出。我们提供了三种类型的逻辑门的物理制造的实验结果。还包括由忆阻逻辑门组成的一位全加器的模拟，显示对两种不同输入模式的不同响应。
2012-12-14 cs.ET physics.chem-ph
FPGA Synthesis of Ternary Memristor-CMOS Decoders
寻找忆阻器-CMOS逻辑门的兼容应用仍然是难以捉摸的，因为数据密度的好处被缓慢的开关速度和电阻耗散所抵消。有源微显示器通常优先考虑像素密度（以及分辨率）而不是速度，其中最广泛使用的刷新率在25-240 Hz之间。因此，忆阻器-CMOS逻辑对于有源矩阵显示器中的外围IO逻辑是有希望的适合。本文设计并实现了一个三值1-3行译码器和一个三值2-9行译码器，用于对一个七段LED显示屏进行编程。SPICE仿真在50 nm工艺中进行，解码器在Altera Cyclone IV现场可编程门阵列（FPGA）开发板上进行合成，该开发板实现了Quartus II中设计的三元忆阻器模型。我们比较我们的硬件结果，二进制编码的十进制（BCD）到七段显示器解码器，并显示我们的忆阻器CMOS方法减少了约6倍的总IO功耗的一个因素，在最大合成频率为293.77 MHz。虽然速度大约是原生内置BCD到7解码器的一半，但典型微显示器相对较慢的刷新率表明这是一个可容忍的权衡，这促进了数据密度超过速度。
2021-04-21 cs.ET
Is Spiking Logic the Route to Memristor-Based Computers?
基于神经元（突触和离子泵）和忆阻器之间的相似性，忆阻器已经被建议作为类脑计算的新途径。忆阻器的直流动作是电流尖峰，我们认为这将对构建忆阻器计算机产生积极影响。在本文中，我们介绍了4种不同的逻辑分配，以实现顺序逻辑的忆阻器，并介绍了物理规则，求和，“反弹”，方向性和“递减回报”，从我们的调查阐明。然后，我们演示了忆阻器时序逻辑的工作原理，通过实例化一个“非”门，“与”门和一个全加器与一个单一的忆阻器。全加器利用忆阻器的存储器将三个二进制值加在一起，并输出值、进位数位甚至它们输入的顺序。
2014-02-17 cond-mat.mtrl-sci cs.AR cs.ET
Cross-Layer Co-Design of Low-Latency Stateful Logic Adders with Printed Memristors
Heidelberg University（海德堡大学）；Karlsruhe Institute of Technology (KIT)（卡尔斯鲁厄理工学院）
本研究针对数据中心系统的数据传输瓶颈，将器件、逻辑、架构层协同设计，提出基于印刷ECM忆阻器的混合MAGIC与FELIX逻辑的有状态加法器，实现了3.7-16.4倍的工作负载加速。
2026-10-14 cs.ET
Single Memristor Logic Gates: From NOT to a Full Adder
基于忆阻器与神经元（特别是突触和离子泵）之间的相似性，忆阻器被认为是类脑计算的新途径。忆阻器的直流动作是电流尖峰，其赋予装置短期记忆。这里证明了这种短期记忆的工作方式与习惯化完全一样（例如在\emph{Aplysia}中）。我们阐明的物理规则，能量守恒的基础上，管理这些电流尖峰的相互作用：总和，“反弹”，方向性和“递减回报”。使用这些规则，我们引入4种不同的逻辑系统来实现忆阻器中的时序逻辑，并通过实例化“非”门、“与”门、“异”门和具有单个忆阻器的全加器来演示时序逻辑如何工作。全加器利用忆阻器的短期存储器将三个二进制值相加，并输出和、进位数字，甚至是它们输入的顺序。忆阻器全加器也输出位的算术和，允许逻辑上（但不是物理上）可逆的系统。从本质上讲，我们可以用额外的时间步长替换输入/输出端口，允许单个忆阻器进行迄今为止意想不到的大量计算。这弥补了忆阻器的缓慢操作速度，并且可能与神经元如何以如此缓慢的操作速度进行类似的大计算有关。我们建议，使用尖峰逻辑，无论是在门或神经元类似物，与塑料之间的连接，将允许一个神经形态计算机的建设。
2015-10-19 cond-mat.mes-hall cs.ET cs.NE
A balanced Memristor-CMOS ternary logic family and its application
本文提出基于忆阻器和CMOS的平衡三值逻辑门族，设计并验证了TMIN、TMAX等基本门及编码器、解码器等电路，并通过两种方案实现半加器、乘法器和比较器，为三值逻辑电路发展提供参考。
2023-09-04 cs.ET eess.SP
Memristor-based Synaptic Networks and Logical Operations Using In-Situ Computing
我们提出了基于忆阻器件的新的计算构建块。这些块可以用于实现监督或无监督学习模块。这是使用交叉点架构来实现的，交叉点架构是纳米级双端子忆阻器件的有效阵列实现。基于这些块和实验验证的SPICE宏模型的忆阻器，我们证明，首先，尖峰定时依赖的可塑性（STDP）可以实现由一个单一的忆阻器设备，其次，基于忆阻器的竞争性赫布学习通过STDP使用$1\times 1000$突触网络。这是通过根据突触前和突触后尖峰之间的定时差来调整忆阻器的电导值（权重）来实现的。这些实现方式由于忆阻器的特性而具有许多缺点，诸如记忆衰减、作为所施加的电压/电流的函数的高度非线性切换行为以及功能均匀性。这些缺点可以通过利用混合门来解决，该混合门可以与仿生计算的模拟行为结合使用。本文中的数字实现使用忆阻器的原位计算能力。
2011-08-21 cond-mat.mtrl-sci cs.ET
Memristors can implement fuzzy logic
University of Žilina（日利纳大学）；Slovak Academy of Sciences（斯洛伐克科学院）
本文提出使用忆阻器实现模糊逻辑，通过对极配置的忆阻器电路执行最小和最大运算，并讨论其计算能力及学习行为，适用于模糊分类器。
2011-10-10 cond-mat.mtrl-sci cs.ET cs.NE
Design and Synthesis of Ultra Low Energy Spin-Memristor Threshold Logic
阈值逻辑门（TLG）执行多个输入的加权和，并将和与阈值进行比较。我们提出了自旋记忆阈值逻辑（SMTL）门，它采用忆阻交叉阵列（MCA）执行二进制输入的电流模式求和，而低电压快速开关自旋电子阈值器件（STD）以节能的方式进行阈值操作。现场可编程SMTL门阵列可以在~ 50 mV的小端电压下工作，从而实现门和可编程互连网络的超低功耗。我们使用阈值逻辑综合评估SMTL的性能。常见的基准测试结果表明，基于SMTL的可编程逻辑硬件可以比最先进的CMOS FPGA节能100倍以上。
2014-02-10 cond-mat.mes-hall cs.ET
Sense amplifier design using CMOS-memristor circuits
随着计算机速度的提高，时序和功率要求对于存储器设备变得至关重要。本文的主要目的是修改180纳米CMOS灵敏放大器的设计，通过使用忆阻器件，并改善设计方面的片上面积，功率效率，耐温性和速度。为了实现这一点，电路中的“非”门使用忆阻器和CMOS构造。本文的主要目的是检验忆阻器对灵敏放大器特性的影响。该设计在常规电流检测放大器（CSA）电路上进行了测试。文中给出了在功率、面积、检测延迟和失调等方面的变化。
2019-08-27 cs.ET
Lightweight, error-tolerant edge detection using memristor-enabled stochastic logics
The Chinese University of Hong Kong（香港中文大学）；Beihang University（北京航空航天大学）；Nanyang Technological University（南洋理工大学）；University of Cambridge（剑桥大学）
本文提出利用忆阻器随机性构建紧凑随机逻辑，并实现硬件随机 Roberts 交叉算子，以降低95%计算成本并容忍50%位翻转错误。
2024-03-20 cond-mat.mtrl-sci cs.ET cs.LG
Three-Dimensional Stateful Material Implication Logic
存储器和逻辑电路的单片三维集成可以显著提高计算系统的性能和能量效率。一些传统的和新兴的存储器适合于垂直集成，包括高度可扩展的金属氧化物电阻开关器件（忆阻器），然而逻辑电路的集成被证明更具挑战性。在这里，我们展示了内存和逻辑功能的单片三维电路，通过适应最近提出的基于忆阻器的有状态的材料蕴涵逻辑。虽然这样的逻辑已经实现了各种存储器设备，在最有前途的忆阻器为基础的电路中，过大的设备可变性限制了实验演示简单的门和几个周期的操作。通过开发一种低温，低可变性的制造工艺，并修改原始电路，以增加其鲁棒性的设备缺陷，我们实验表明，第一次，可靠的多周期多门材料的含义逻辑运算内的三维堆叠的单片集成忆阻器。三维的直接数据操作实现了极其紧凑和高吞吐量的逻辑-存内计算，并且值得注意的是，为费曼在纳米级实现8位加法器的巨大挑战提供了可行的解决方案。
2015-09-10 cond-mat.mes-hall cs.ET
Experimental Demonstration of Non-Stateful In-Memory Logic with 1T1R OxRAM Valence Change Mechanism Memristors
本文针对存内处理局限性，基于1T1R SiOₓ价态变化机制忆阻器，实验演示了1T1R逻辑与scouting logic两种非状态逻辑技术，验证了其多种逻辑功能的正确性，并讨论了RRAM特性和1T1R配置在实际应用中的挑战与局限。
2023-10-06 cs.AR cs.ET cs.SY
Memristive oscillatory circuits for resolution of NP-complete logic puzzles: Sudoku case
忆阻器网络能够进行低功率和大规模的并行处理和信息存储。此外，它们还能够应用于大量针对移动边缘设备和低功耗计算的智能数据分析应用程序。除了存储器和传统的计算架构之外，忆阻器在电路中被广泛研究，旨在提高智能，适合以功率和面积有效的方式解决复杂问题，提供可行的解决方案，这些解决方案通常也来自活生物体的生物学原理。在本文中，忆阻电路利用振荡网络的动力学是非常流行的解决方案和NP完全逻辑难题，如著名的“数独”。更具体地，所提出的电路设计方法允许适当地使用振荡网络中的互连的优点和忆阻器的切换动态，从而产生逻辑可解的难题实例。所提出的电路的复杂性降低，其增加的可扩展性构成了其对以前的方法和广泛提出的基于SPICE的模拟的主要优点提供了一个明确的证明上述吸引人的特性的概念。
2020-02-15 cs.ET
A Comparative Study of Digital Memristor-Based Processing-In-Memory from a Device and Reliability Perspective
Northwestern University（西北大学）；Technion – Israel Institute of Technology（以色列理工学院）
本文从设备和可靠性角度比较了基于忆阻器的处理-in-内存技术，分析了不同非易失性存储技术的逻辑设计及可靠性挑战。
2026-02-03 cs.ET
Spike sorting using non-volatile metal-oxide memristors
在过去的几年里，电生理技术已经有了很大的改进，神经修复术的应用变得可行。这一发展是由植入式微电极技术的进步所推动的，这些技术遵循其自己版本的摩尔缩放定律。然而，类似于电子学，过多的数据速率和紧张的功率预算需要开发更有效的计算范例来处理神经数据，特别是计算繁重的事件分类任务。在这里，我们演示了如何利用忆阻器件的固有模拟可编程性来执行尖峰排序。然后，我们将展示如何将忆阻器与标准逻辑相结合，实现高效的硅模板匹配。利用纳米级忆阻器的物理特性，我们可以实现超紧凑的模拟电路，用于神经信号处理，其功耗低于数字电路。
2017-07-27 cs.ET
CMOS-Memristor Dendrite Threshold Circuits
非线性神经元模型克服了神经元的线性二进制模型的局限性，即不能计算线性不可分离的函数，如XOR。虽然在以前的研究中报道了几种基于树突阈值的生物学上合理的模型，但这种非线性神经元模型的硬件实现仍然是一个悬而未决的问题。本文提出了一种实现逻辑枝晶尖峰和饱和型非线性响应的电路设计。提出的树突细胞被用来建立异或电路和强度检测电路，由不同的树突细胞的饱和和尖峰响应的组合。树突单元使用一组忆阻器、齐纳二极管和CMOS“非”门来设计。在电路板上对电路进行了设计、分析和验证。
2016-09-16 cs.ET
Memcapacitive Devices in Logic and Crossbar Applications
在过去的十年中，忆阻器件已被广泛采用于各种传统和非传统应用的计算中。虽然集成密度、存储器特性和非线性特性具有许多益处，但是降低能量消耗受到器件的电阻性质的限制。记忆电容器将解决这一限制，同时仍然具有记忆电阻器的所有优点。最近的工作表明，在制造过程中调整参数，金属氧化物器件确实可以表现出忆电容行为。我们引入新型容性逻辑门和容性交叉开关分类器作为概念证明，证明此类应用可以优于基于忆阻器的架构。结果表明，与忆阻逻辑门相比，我们的忆容门消耗的功率少约7倍。与忆阻交叉杆相比，忆容交叉杆分类器实现了类似的分类性能，但是对于MNIST数据集降低了约1，500倍的功耗，对于CIFAR-10数据集降低了约1，000倍的功耗。我们的模拟结果表明，忆容器件具有布尔逻辑和模拟低功耗应用的巨大潜力。
2017-04-19 cs.ET
Computing with volatile memristors: An application of non-pinched hysteresis
在内存中计算的可能性与易失性忆阻器件，即忆阻器需要一个电源来维持他们的记忆，证明。我们采用了一种滞后石墨烯基场发射结构作为挥发性忆阻器的原型，其特征在于非箍缩的磁滞回线。该结构的忆阻模型被开发并用于模拟实现诸如物质蕴涵的存储器内计算门的多态电路。识别实现有用逻辑函数的参数空间的特定区域。我们的研究结果是适用于其他实现的易失性存储器设备。
2016-11-24 cond-mat.mes-hall cs.ET
My, and others', spiking memristors are true memristors: a response to R.S. Williams' question at the New Memory Paradigms: Memristive Phenomena and Neuromorphic Applications Faraday Discussion
在法拉第讨论会上，在题为“具有尖峰忆阻器的神经形态计算：习惯化、逻辑门的实验实例化和一种新的序列敏感感知器模型”的论文中，证明了可以使用忆阻器电流尖峰（直流响应）以顺序方式完成大量计算。由于这些尖峰在许多忆阻器（可能是所有忆阻器）中被发现，因此这种新颖的方法对于快速和可再现的忆阻器电路非常有用。然而，有人提出了这些尖峰实际上是由于忆阻还是仅仅是电路中的电容引起的问题。在这个较长版本的法拉第讨论回应中，尽可能多的信息来自我实验室的已发表和未发表的数据。我们发现这些器件可能是具有一定电容的不完美忆阻器，并且尖峰与忆阻器磁滞曲线中看到的频率效应有关，因此是忆阻的一个组成部分。
2018-12-14 cs.ET physics.app-ph
Should We Even Optimize for Execution Energy? Rethinking Mapping for MAGIC Design Style
本文重新审视 MAGIC 存内逻辑设计的能耗优化方向，通过 SPICE 仿真精确分析能量分布，发现忆阻器初始化能耗平均比执行能耗高 68 倍，呼吁设计者优先优化初始化而非执行阶段以实现更有效的节能。
2023-07-07 cs.ET
Powering AI at the Edge: A Robust, Memristor-based Binarized Neural Network with Near-Memory Computing and Miniaturized Solar Cell
本研究提出了一种由微型太阳能电池供电的鲁棒二值化忆阻器神经网络，采用数字近内存计算方法，无需校准即可在高低光照条件下稳定运行，为自供电AI和智能传感器奠定基础。
2023-05-22 cs.ET
A 3D Memristor Architecture for In-Memory Computing Demonstrated with SHA3
本文提出一种基于混合CMOS-忆阻器技术的3D忆阻器架构，通过垂直交叉阵列实现SHA3逻辑与循环位移，解决了传统计算机内存瓶颈，并在尺寸和能耗上优于现有设计。
2024-02-14 cs.CR cs.ET
Spintronic memristors for computing
本文从忆阻器视角综述基于磁性隧道结、畴壁、拓扑自旋织构等的自旋电子器件，梳理其状态动力学及在存内逻辑、神经形态、随机与混沌计算中的应用，并展望大规模实用化挑战。
2025-03-14 cond-mat.mtrl-sci cs.ET physics.app-ph
Device Variability Analysis for Memristive Material Implication
当前，忆阻器装置遭受装置之间以及周期与周期之间的可变性。在这项工作中，我们研究了设备的变化对忆阻材料的影响。不同的参数和变量的新的约束解析推导和广泛的仿真结果相比，涵盖单门和1T1R交叉结构。我们表明，基于开关条件的静态分析不足以对器件变异性进行鲁棒性的总体评估。此外，我们概述的参数范围内的IMMPERGATE预测产生正确的输出值。我们的研究表明，阈值电压是最关键的参数。这项工作有助于科学家和工程师更好地理解设计可靠的基于IMPLY的计算单元的陷阱，并更轻松地设计它们。此外，这些分析可以用于确定某个忆阻器技术是否适合于实现基于IMPLY的电路和系统。
2021-01-18 cs.ET
ULGss: A Strategy to construct a Library of Universal Logic Gates for $N$-variable Boolean Logic beyond NAND and NOR
本研究提出ULG_SS搜索策略，系统探索超越NAND和NOR的N变量布尔通用逻辑门库，揭示通用门数量随输入变量指数增长等规律，并给出基于十六进制表示的快速属性判定方法。
2023-08-22 cs.ET
XOR and XNOR gates in instantaneous noise based logic
在本文中，我们提出了一种新的方法，应用异或门和异或非门指数大叠加在瞬时噪声逻辑。这些新的门是可重复的，并且它们可以在硬件复杂度的多项式要求下实现计算的指数级加速。
2023-02-10 cs.ET
Towards slime mould electrical logic gates with optical coupling
多头绒泡菌（Physarumpolycephalum）是一种肉眼可见的单细胞原质团黏菌。我们采用疟原虫趋光反应，构建非和与非逻辑门的实验室原型与电输入/输出和光耦合的黏菌起着计算设备和电导体的双重作用。黏泥模具逻辑门是容错和可复位的。这里提出的结果推进了我们对生物计算衬底如何被操纵以实现逻辑操作的理解，并展示了将活体衬底集成到硅硬件中的可行性。
2014-03-16 cs.ET
Noise-based logic gates by operations on the reference system
我们提出了一种新的、低复杂度的解决方案，以实现作用于基于噪声的逻辑处理器中指数级大叠加的多输入位门。显示了两个示例，即“非”门和C“非”门。这些操作可以以多项式时间和硬件复杂度执行和重复。这个问题的解决方案的缺乏一直是主要问题之一，禁止Shor的算法的有效实现基于瞬时噪声的逻辑，它运行在一个经典的图灵计算机与一个真正的随机数发生器。通过本文所述的方法，我们离这个目标又近了一步。
2018-09-14 cs.ET
Physical based compact model of Y-Flash memristor for neuromorphic computation
本文提出一种基于物理的Y-Flash忆阻器紧凑模型，准确描述其在DC和AC状态下的动态编程与擦除操作，并已集成至商业电路设计工具，为神经形态计算应用提供支持。
2022-02-16 cs.ET physics.app-ph
Nanoscale memristive devices: Threats and solutions
本文聚焦ReRAM和STT-RAM两种忆阻存储技术，分析其读写错误和软错误等可靠性威胁，并综述现有解决方案，最后探讨忆阻器作为计算单元在交叉阵列中实现逻辑与算术运算的潜力。
2026-06-18 cs.AR cs.ET
Fast and low energy approximate full adder based on FELIX logic
Department of Computer Architecture, Faculty of Computer Engineering, University of Isfahan（伊斯法罕大学计算机工程学院）
本文提出基于FELIX逻辑的近似全加器，通过减少忆阻器数量和能耗，提升计算效率和精度。
2026-02-25 cs.AR cs.ET
Resistive Threshold Logic
我们报告了一个基于电阻的阈值逻辑家族，可用于在VLSI中模拟大脑大变量逻辑功能。提出了一种基于模拟电阻分压器和阈值逻辑电路的通用布尔逻辑单元。电阻分压器使用忆阻器来实现，并且提供输出电压作为输入电压的加权乘积的总和。电阻分压器的输出通过CMOS反相器和/或运算放大器实现的阈值操作转换为二进制值。提出了一种通用的单元结构，以降低整体实现的复杂度和组件的数量。当输入变量的数目变得非常高时，与基于CMOS的逻辑电路相比，所提出的单元提供了更小的面积和设计简单的优点。
2013-08-01 cs.AR cs.ET
SPICE Modeling of Memcomputing Logic Gates
针对存算逻辑门硬件落地需求，本文依据原始定义构建其SPICE模型，验证了单门及小型自组织电路特性，纠正了过往文献的错误，首次公布动态校正模块的正确原理图，推动存算技术的研究普及。
2023-07-26 cond-mat.dis-nn cs.ET
Realization of all logic gates and memory latch in the SC-CNN cell of the simple nonlinear MLC circuit
研究了两个逻辑信号作用下的Murali-Lakshmanan-Chua（MLC）电路系统的状态控制细胞神经网络（SC-CNN）框架。通过利用该电路在相空间的不同区域中产生的吸引子，我们证明了该非线性电路能够产生数字系统中可用的所有逻辑门，即OR门、AND门、NOR门、NAND门、Ex-OR门和Ex-“或非”门。此外，电路系统仿真三输入门和设置复位触发器逻辑以及。此外，所有这些逻辑元件和触发器被发现是容忍噪声。这些现象也被实验证实。因此，我们的研究，以实现所有的逻辑门和存储器锁存器在非线性电路系统铺平了道路，以取代或补充现有的技术与有限数量的硬件。
2021-05-29 cs.ET nlin.CD
Probabilistic Logic Gate in Asynchronous Game of Life with Critical Property
Waseda University（早稻田大学）
元启发式和自组织临界性（SOC）可以有助于在扰动环境下的鲁棒计算。在临界状态下的计算系统中实现逻辑门是研究元计算和SOC作用的有趣方法之一。本文研究了细胞自动机生命游戏（GL）在异步更新中的行为，并利用异步GL实现了概率逻辑门。我们发现异步GL表现出相变，1的状态密度在临界点处以幂律衰减，并且在异步GL中，临界点处的系统具有最大的可计算性。我们在异步临界GL中实现了AND和“或”门，取得了良好的性能.由于调谐扰动在操作逻辑门中起着至关重要的作用，我们的研究揭示了概率逻辑门中操纵和扰动之间的干扰。
2021-12-15 cs.AI cs.ET
Logical Gates via Gliders Collisions
带记忆的基本元胞自动机是一系列有限状态机（细胞），它们同时按照相同的规则更新它们的状态。每个细胞根据其紧邻细胞的当前状态和一定数量的自身过去状态来更新其当前状态。一些细胞状态转换规则支持滑动器，非静止状态沿着链平移的紧凑模式。我们提出了逻辑门的设计，包括可逆Fredkin门和受控非门，通过滑翔机之间的碰撞实现。
2018-03-14 cs.ET nlin.CG
Boolean logic gate design principles in unconventional computers: an NMR case study
我们提出了一个通用的方法来分析新的计算基板，以确定其参数可以被操纵，以展示完整的2输入布尔逻辑运算。我们证明了这种方法与NMR为基础的案例研究，显示哪些NMR参数可用于执行布尔逻辑。
2011-09-05 cond-mat.other cs.ET
Voltage-controlled Cryogenic Boolean Logic Family Based on Ferroelectric SQUID
量子计算和空间探索的最新进展导致了对低温电子学的兴趣激增。传统上，诸如约瑟夫森结、约瑟夫森场效应晶体管、低温管和超导量子干涉器件（SQUID）等超导器件被用于构建低温逻辑门。然而，由于超导性质，这些器件的基于栅极电压的控制是极其困难的。更有挑战性的是级联逻辑门，因为这些器件中的大多数需要电流偏置来进行操作。因此，这些器件不像半导体晶体管那样方便设计逻辑门。在这里，为了克服这些挑战，我们提出了一个铁电SQUID（FeSQUID）的压控逻辑门。FeSQUID表现出两种不同的临界电流水平的两种不同的电压可切换的铁电极化状态。我们利用FeSQUID的极化相关（因此，电压可控）超导电阻开关设计布尔逻辑门，如复制，非，与，或门。使用基于Verilog-A的FeSQUID紧凑模型验证了这些门的操作。最后，为了展示基于FeSQUID的逻辑家族的扇出能力，我们使用基于FeSQUID的NOT、AND和OR门来模拟2输入XOR门。随着基于FeSQUID的非易失性存储器的不断发展，我们设计的基于FeSQUID的逻辑系列将实现基于FeSQUID的低温计算机，确保逻辑和存储器块之间在速度，功耗和制造工艺方面的最小失配。
2022-12-15 cs.ET physics.app-ph
Threshold Logic with Current-Driven Magnetic Domain Walls
电流驱动磁畴壁逻辑的最新证明[Z. Luo等人，Nature 579：214]基于被识别为可重构NAND/NOR功能的三输入逻辑门。我们重新解释这个逻辑门作为少数门的阈值逻辑的上下文中，使畴壁阈值逻辑范例中的器件数量可以减少80%。此外，通过将逻辑门扩展到三个以上的非等权重输入，可以实现器件数量减少87%。
2020-07-10 cond-mat.mes-hall cs.ET
Logic Gates with Ion Transistors
电子逻辑门是每个计算和微控制系统的基本组成部分。逻辑门由开关组成，如二极管和晶体管。离子选择性离子开关可以模拟电子开关[1-8]。如果我们想创造人工生物化学电路，那么我们需要向离子逻辑电路迈进一步。在这里，我们展示了离子XOR和OR门与电化学电池，特别是，与两个湿电池。与真空管平行的是，电池被修改为包括第三个可渗透的导电中间电极（栅极），其被放置在阳极和阴极之间以影响通过其的离子流。关键是用小得多的偏置功率来控制电池输出，如这里所示。一个成功的演示指向自供电离子逻辑门。
2016-11-15 cond-mat.mes-hall cs.ET physics.chem-ph
Cascaded Logic Gates Based on High-Performance Ambipolar Dual-Gate WSe2 Thin Film Transistors
本文制备了高性能WSe2双极性双栅晶体管，首次实现低静态功耗的可级联TMD逻辑门，并验证了其大噪声容限及VT-drop电路潜力，为低功耗高速灵活逻辑电路奠定基础。
2023-05-02 cond-mat.mtrl-sci cs.ET eess.SP
Realization of Morphing Logic Gates in a Repressilator with Quorum Sensing Feedback
我们演示了如何与群体感应反馈的遗传环形振荡器网络可以作为一个强大的逻辑门。具体来说，我们展示了如何一系列的逻辑功能，即与/与非，或/或非和异或/异或，可以实现的系统，从而产生一个通用的单位，可以在不同的逻辑操作之间变形。我们进一步证明了这个系统的能力，产生并行互补逻辑运算。我们的研究结果表明，这种生物系统的计算潜力，并可能导致生物启发的计算设备。
2013-10-30 cs.ET nlin.AO physics.bio-ph
