Memristor Threshold Logic: An Overview to Challenges and Applications
忆阻器曾经被称为缺失的电路元件，但它在很长一段时间内被认可，并被视为未来电路设计的重要组成部分。忆阻器由于其能够记忆状态、在不同电阻水平之间切换、更小的尺寸和低漏电流的能力，使得其对于广泛的智能存储器和计算应用是有用的。这篇概述性的论文重点概括地介绍了忆阻器在不同成像和模式匹配应用的认知细胞实现中的用途。
2016-12-06 cs.ET
Three-Dimensional Stateful Material Implication Logic
存储器和逻辑电路的单片三维集成可以显著提高计算系统的性能和能量效率。一些传统的和新兴的存储器适合于垂直集成，包括高度可扩展的金属氧化物电阻开关器件（忆阻器），然而逻辑电路的集成被证明更具挑战性。在这里，我们展示了内存和逻辑功能的单片三维电路，通过适应最近提出的基于忆阻器的有状态的材料蕴涵逻辑。虽然这样的逻辑已经实现了各种存储器设备，在最有前途的忆阻器为基础的电路中，过大的设备可变性限制了实验演示简单的门和几个周期的操作。通过开发一种低温，低可变性的制造工艺，并修改原始电路，以增加其鲁棒性的设备缺陷，我们实验表明，第一次，可靠的多周期多门材料的含义逻辑运算内的三维堆叠的单片集成忆阻器。三维的直接数据操作实现了极其紧凑和高吞吐量的逻辑-存内计算，并且值得注意的是，为费曼在纳米级实现8位加法器的巨大挑战提供了可行的解决方案。
2015-09-10 cond-mat.mes-hall cs.ET
Voltage Controlled Memristor Threshold Logic Gates
在本文中，我们提出了一个阻变忆阻器单元实现通用逻辑门。该单元具有加权控制输入，其电阻基于控制信号来设置，该控制信号将操作机制从NAND功能推广到NOR功能。我们进一步展示了如何在电压控制的电阻单元的阈值逻辑可以用来实现XOR逻辑。基于同样的原理，我们实现了一个半加器和一个4位的CLA（超前进位加法器），并表明，在比较CMOS逻辑，所提出的系统显示出显着的改善，在器件面积，功耗和泄漏功率。
2016-09-16 cs.ET
HIPE-MAGIC: A Technology-Aware Synthesis and Mapping Flow for HIghly Parallel Execution of Memristor-Aided LoGIC
最近为寻找满足当今设计要求的新颖计算范例所做的努力已经引起了依赖于非易失性存储器的存储器中处理的新趋势。在本文中，我们提出了HIPE-MAGIC，一个技术感知的合成和映射流程高度并行执行的忆阻器为基础的逻辑。我们的框架是建立在两个基本的贡献：逻辑合成过程中的平衡技术，主要针对忆阻交叉阵列（MCA）提供的并行性的好处，和一个有效的技术映射框架，以最大限度地提高性能和面积效率的忆阻逻辑。我们在几个基准套件的实验评估表明，HIPE-MAGIC在吞吐量和能源效率方面的卓越性能相比，最近开发的合成和映射流的目标MCAs，以及传统的CPU计算。
2020-06-05 cs.ET
A Low-Power Domino Logic Architecture for Memristor-Based Neuromorphic Computing
Rochester Institute of Technology（罗切斯特理工学院）
我们提出了一个多米诺逻辑架构的忆阻器为基础的类脑计算。该设计使用忆阻器RC电路的延迟来表示突触计算和简单的二进制神经元激活函数。同步计划提出了神经网络层之间的信息通信，并开发了一个简单的线性功率模型来估计设计的能量效率为一个特定的网络规模。结果表明，所提出的架构可以实现0.61 fJ每分类每个组件（神经元和突触），并优于其他设计的能量每%的准确性。
2019-06-13 cs.ET cs.LG
Is Spiking Logic the Route to Memristor-Based Computers?
基于神经元（突触和离子泵）和忆阻器之间的相似性，忆阻器已经被建议作为类脑计算的新途径。忆阻器的直流动作是电流尖峰，我们认为这将对构建忆阻器计算机产生积极影响。在本文中，我们介绍了4种不同的逻辑分配，以实现顺序逻辑的忆阻器，并介绍了物理规则，求和，“反弹”，方向性和“递减回报”，从我们的调查阐明。然后，我们演示了忆阻器时序逻辑的工作原理，通过实例化一个“非”门，“与”门和一个全加器与一个单一的忆阻器。全加器利用忆阻器的存储器将三个二进制值加在一起，并输出值、进位数位甚至它们输入的顺序。
2014-02-17 cond-mat.mtrl-sci cs.AR cs.ET
Practical Implementation of Memristor-Based Threshold Logic Gates
新兴存储器技术的当前进步使得能够实现用于高性能和低功率电子系统的新颖和非常规计算架构，其能够在边缘处执行大规模并行操作。一种新兴技术，ReRAM，也已知属于忆阻器（记忆电阻器）家族，由于其用于逻辑和存内计算的有吸引力的特征而引起关注;其技术属性带来的好处，例如纳米尺度、低功率操作和多态编程。与此同时，CMOS设计正在迅速达到其物理和功能限制，并进一步研究了新的逻辑家族，如阈值逻辑门（TLG）。TLG构成了以其高速和低功耗而闻名的逻辑家族，但依赖于传统的晶体管技术。忆阻器的引入使得TLG的重新配置能力更经济实惠。通过这项工作，我们介绍了一个基于忆阻器的电流模式TLG（MCMTLG）电路的物理实现，并通过多个实验装置验证其设计和操作。我们展示了2输入和3输入MCMTLG配置，并展示了他们的重新配置能力。这是通过任意改变忆阻权重来实现的，用于形成分类决策边界，从而显示出作为人工神经网络（ANN）的替代硬件友好实现的前景。通过采用真实的忆阻器设备作为TLG中的突触权重的等效物，我们正在实现可以用于计算机分类器的组件。
2018-10-08 cs.ET
Organic Memristor Devices for Logic Elements with Memory
忆阻器是有希望的下一代存储器候选者，其是非易失性的，具有低功率要求并且能够纳米级制造。在这篇文章中，我们物理实现和描述使用有机忆阻器在设计状态布尔逻辑门的AND或和NOT操作。这些门的输出是模拟的，并且取决于合适的电荷施加到输入的时间长度，显示出学习特性。结果也可以通过在输出端使用合适的阈值函数以传统的二进制方式进行解释。门的忆阻特性允许产生基于忆阻器的电荷相关非易失性状态而变化的模拟输出。我们提供了三种类型的逻辑门的物理制造的实验结果。还包括由忆阻逻辑门组成的一位全加器的模拟，显示对两种不同输入模式的不同响应。
2012-12-14 cs.ET physics.chem-ph
Memristors can implement fuzzy logic
University of Žilina（日利纳大学）；Slovak Academy of Sciences（斯洛伐克科学院）
本文提出使用忆阻器实现模糊逻辑，通过对极配置的忆阻器电路执行最小和最大运算，并讨论其计算能力及学习行为，适用于模糊分类器。
2011-10-10 cond-mat.mtrl-sci cs.ET cs.NE
Spiking memristor logic gates are a type of time-variant perceptron
忆阻器是一种低功耗的记忆保持电阻器，被认为对神经形态计算很有用，神经形态计算可以通过设备的短期记忆介导的尖峰相互作用进行计算。使用相互作用的尖峰，可以构建同时计算或的与门，类似地，可以构建计算其输入的算术和的全加器。在这里，我们将展示如何通过将忆阻器建模为一种新型的感知器来理解这些门：一种对输入顺序敏感的感知器。忆阻器的存储器可以改变稍后输入的输入权重，因此忆阻器门不能由单个感知器准确描述，需要时不变感知器网络或复杂的时变自可重编程感知器。这项工作证明了忆阻器逻辑门的高功能性，并且还证明了增加控制可以在硬件中创建标准感知器，这可能用于构建神经网络芯片。
2018-01-08 cs.AR cs.ET cs.NE
A balanced Memristor-CMOS ternary logic family and its application
本文提出基于忆阻器和CMOS的平衡三值逻辑门族，设计并验证了TMIN、TMAX等基本门及编码器、解码器等电路，并通过两种方案实现半加器、乘法器和比较器，为三值逻辑电路发展提供参考。
2023-09-04 cs.ET eess.SP
Lightweight, error-tolerant edge detection using memristor-enabled stochastic logics
The Chinese University of Hong Kong（香港中文大学）；Beihang University（北京航空航天大学）；Nanyang Technological University（南洋理工大学）；University of Cambridge（剑桥大学）
本文提出利用忆阻器随机性构建紧凑随机逻辑，并实现硬件随机 Roberts 交叉算子，以降低95%计算成本并容忍50%位翻转错误。
2024-03-20 cond-mat.mtrl-sci cs.ET cs.LG
Experimental Validation of Memristor-Aided Logic Using 1T1R TaOx RRAM Crossbar Array
本文通过1T1R TaOx RRAM交叉阵列实验验证MAGIC逻辑的OR和NOT门，发现能耗主要由初始化主导，占比85%，执行和读取分别占14.8%和0.2%。
2023-10-16 cs.ET
Experimental Demonstration of Non-Stateful In-Memory Logic with 1T1R OxRAM Valence Change Mechanism Memristors
本文针对存内处理局限性，基于1T1R SiOₓ价态变化机制忆阻器，实验演示了1T1R逻辑与scouting logic两种非状态逻辑技术，验证了其多种逻辑功能的正确性，并讨论了RRAM特性和1T1R配置在实际应用中的挑战与局限。
2023-10-06 cs.AR cs.ET cs.SY
FPGA Synthesis of Ternary Memristor-CMOS Decoders
寻找忆阻器-CMOS逻辑门的兼容应用仍然是难以捉摸的，因为数据密度的好处被缓慢的开关速度和电阻耗散所抵消。有源微显示器通常优先考虑像素密度（以及分辨率）而不是速度，其中最广泛使用的刷新率在25-240 Hz之间。因此，忆阻器-CMOS逻辑对于有源矩阵显示器中的外围IO逻辑是有希望的适合。本文设计并实现了一个三值1-3行译码器和一个三值2-9行译码器，用于对一个七段LED显示屏进行编程。SPICE仿真在50 nm工艺中进行，解码器在Altera Cyclone IV现场可编程门阵列（FPGA）开发板上进行合成，该开发板实现了Quartus II中设计的三元忆阻器模型。我们比较我们的硬件结果，二进制编码的十进制（BCD）到七段显示器解码器，并显示我们的忆阻器CMOS方法减少了约6倍的总IO功耗的一个因素，在最大合成频率为293.77 MHz。虽然速度大约是原生内置BCD到7解码器的一半，但典型微显示器相对较慢的刷新率表明这是一个可容忍的权衡，这促进了数据密度超过速度。
2021-04-21 cs.ET
Cross-Layer Co-Design of Low-Latency Stateful Logic Adders with Printed Memristors
Heidelberg University（海德堡大学）；Karlsruhe Institute of Technology (KIT)（卡尔斯鲁厄理工学院）
本研究针对数据中心系统的数据传输瓶颈，将器件、逻辑、架构层协同设计，提出基于印刷ECM忆阻器的混合MAGIC与FELIX逻辑的有状态加法器，实现了3.7-16.4倍的工作负载加速。
2026-10-14 cs.ET
Memristive oscillatory circuits for resolution of NP-complete logic puzzles: Sudoku case
忆阻器网络能够进行低功率和大规模的并行处理和信息存储。此外，它们还能够应用于大量针对移动边缘设备和低功耗计算的智能数据分析应用程序。除了存储器和传统的计算架构之外，忆阻器在电路中被广泛研究，旨在提高智能，适合以功率和面积有效的方式解决复杂问题，提供可行的解决方案，这些解决方案通常也来自活生物体的生物学原理。在本文中，忆阻电路利用振荡网络的动力学是非常流行的解决方案和NP完全逻辑难题，如著名的“数独”。更具体地，所提出的电路设计方法允许适当地使用振荡网络中的互连的优点和忆阻器的切换动态，从而产生逻辑可解的难题实例。所提出的电路的复杂性降低，其增加的可扩展性构成了其对以前的方法和广泛提出的基于SPICE的模拟的主要优点提供了一个明确的证明上述吸引人的特性的概念。
2020-02-15 cs.ET
A Comparative Study of Digital Memristor-Based Processing-In-Memory from a Device and Reliability Perspective
Northwestern University（西北大学）；Technion – Israel Institute of Technology（以色列理工学院）
本文从设备和可靠性角度比较了基于忆阻器的处理-in-内存技术，分析了不同非易失性存储技术的逻辑设计及可靠性挑战。
2026-02-03 cs.ET
PUMA: A Programmable Ultra-efficient Memristor-based Accelerator for Machine Learning Inference
忆阻器交叉开关是能够执行模拟矩阵向量乘法的电路，克服了数字逻辑的基本能量效率限制。它们已被证明是有效的专用加速器有限的一组神经网络应用。我们提出了基于可编程超高效忆阻器的加速器（Programmable Ultra-efficient Memristor-based Accelerator，简称MERA），它通过通用执行单元增强了忆阻器交叉开关，从而能够加速各种机器学习（ML）推理工作负载。通过专用指令集架构（ISA）公开的微架构技术保留了存内计算和模拟电路的效率，而不影响可编程性。我们还介绍了将高级代码翻译为CAXA ISA的CAXA编译器。编译器对计算图进行分区，并优化指令调度和寄存器分配，以生成用于大型复杂工作负载的代码，从而在数千个空间核上运行。我们已经开发了一个详细的架构模拟器，该模拟器结合了CNOAA组件的功能、时序和功耗模型，以评估性能和能耗。在1GHz下运行的MATA加速器可以分别达到$577~GOPS/s/mm^2$和$837~GOPS/s/W$的面积和功率效率。我们对图像识别、机器翻译和语言建模（5 M-800 M突触）等多种ML应用程序的评估表明，与最先进的GPU相比，MGA在推理方面实现了高达$2,446\times$能量和$66\times$延迟的改善。与特定于应用的基于忆阻器的加速器相比，在类似的推理延迟和增加的可编程性下，CHTA产生小的能量开销。
2019-01-30 cs.AR cs.ET
Tiny but Accurate: A Pruned, Quantized and Optimized Memristor Crossbar Framework for Ultra Efficient DNN Implementation
Northeastern University（东北大学）；University of Connecticut（康涅狄格大学）；George Mason University（乔治梅森大学）；Florida International University（佛罗里达国际大学）
最先进的DNN结构涉及密集的计算和高内存存储。为了缓解这些挑战，忆阻器交叉阵列已经成为DNN应用的内在合适的矩阵计算和低功耗加速框架。然而，忆阻器交叉阵列架构上的极端模型压缩的高精度解决方案仍在等待解开。在本文中，我们提出了一种基于忆阻器的DNN框架，该框架通过结合交替方向乘法器（ADMM）算法将结构化权重修剪和量化相结合，以获得更好的修剪和量化性能。我们还发现了ADMM解决方案的非最优权修剪和未使用的数据路径结构化修剪模型。受这些发现的启发，我们设计了一个软硬件协同优化框架，其中包含第一个提出的网络净化和未使用的路径删除算法，目标是在ADMM步骤之后对结构化修剪模型进行后处理。通过将忆阻器硬件约束纳入我们的整个框架，我们在最先进的神经网络结构上实现了极高的压缩比，同时精度损失最小。对于量化结构化修剪模型，我们的框架在将权重量化为8位忆阻器权重表示后几乎没有精度损失。我们在匿名链接https://bit.ly/2VnMUy0上分享我们的模型。
2019-08-27 cs.AR cs.ET cs.LG
An Ultra-Efficient Memristor-Based DNN Framework with Structured Weight Pruning and Quantization Using ADMM
Northeastern University（东北大学）；Syracuse University（雪城大学）；Shanghai JiaoTong University（上海交通大学）
大型深度神经网络（DNN）模型的高计算和存储器存储对传统的Von-Neumann架构提出了强烈的挑战，导致存储层次结构中的大量数据移动。忆阻器交叉开关阵列已经成为一种有前途的解决方案，可以减轻挑战并实现DNN的低功耗加速。基于忆阻器的权重修剪和权重量化已经分别进行了研究，并证明了与原始DNN模型相比在减少面积和功耗方面的有效性。然而，还没有系统的研究忆阻器为基础的类脑计算（NC）系统，同时考虑权重修剪和权重量化。在本文中，我们提出了一个统一的和系统的忆阻器为基础的框架，同时考虑结构化的权重修剪和权重量化，将交替方向乘法器（ADMM）到DNN的训练。我们考虑硬件约束，如交叉开关块修剪，电导范围，和权重值和实际设备之间的不匹配，以实现高精度，低功耗和小面积的足迹。我们的框架主要由三个步骤组成，即，基于忆阻器的ADMM正则化优化、掩码映射和再训练。实验结果表明，与原始DNN模型相比，我们提出的框架实现了29.81 X（20.88 X）的权重压缩比，在VGG-16（ResNet-18）网络上的功耗和面积分别减少了98.38%（96.96%）和98.29%（97.47%），准确率仅损失了0.5%（0.76%）。我们在链接http://bit.ly/2Jp5LHJ上分享我们的模型。
2019-08-29 cs.AR cs.ET cs.LG
Memristors based Computation and Synthesis
本文提出一种新的忆阻器行为模型，并基于该模型构建32位行波进位加法器，再与45nm CMOS技术在面积、功耗和延迟方面进行比较，以评估忆阻器计算的优劣。
2024-09-05 cs.ET cs.SY eess.SY
Memcapacitive Devices in Logic and Crossbar Applications
在过去的十年中，忆阻器件已被广泛采用于各种传统和非传统应用的计算中。虽然集成密度、存储器特性和非线性特性具有许多益处，但是降低能量消耗受到器件的电阻性质的限制。记忆电容器将解决这一限制，同时仍然具有记忆电阻器的所有优点。最近的工作表明，在制造过程中调整参数，金属氧化物器件确实可以表现出忆电容行为。我们引入新型容性逻辑门和容性交叉开关分类器作为概念证明，证明此类应用可以优于基于忆阻器的架构。结果表明，与忆阻逻辑门相比，我们的忆容门消耗的功率少约7倍。与忆阻交叉杆相比，忆容交叉杆分类器实现了类似的分类性能，但是对于MNIST数据集降低了约1，500倍的功耗，对于CIFAR-10数据集降低了约1，000倍的功耗。我们的模拟结果表明，忆容器件具有布尔逻辑和模拟低功耗应用的巨大潜力。
2017-04-19 cs.ET
CMOS-Memristor Dendrite Threshold Circuits
非线性神经元模型克服了神经元的线性二进制模型的局限性，即不能计算线性不可分离的函数，如XOR。虽然在以前的研究中报道了几种基于树突阈值的生物学上合理的模型，但这种非线性神经元模型的硬件实现仍然是一个悬而未决的问题。本文提出了一种实现逻辑枝晶尖峰和饱和型非线性响应的电路设计。提出的树突细胞被用来建立异或电路和强度检测电路，由不同的树突细胞的饱和和尖峰响应的组合。树突单元使用一组忆阻器、齐纳二极管和CMOS“非”门来设计。在电路板上对电路进行了设计、分析和验证。
2016-09-16 cs.ET
Should We Even Optimize for Execution Energy? Rethinking Mapping for MAGIC Design Style
本文重新审视 MAGIC 存内逻辑设计的能耗优化方向，通过 SPICE 仿真精确分析能量分布，发现忆阻器初始化能耗平均比执行能耗高 68 倍，呼吁设计者优先优化初始化而非执行阶段以实现更有效的节能。
2023-07-07 cs.ET
Energy-Efficient and Fast Memristor-based Serial Multipliers Applicable in Image Processing
本文提出基于串行IMPLY逻辑的无符号和有符号阵列乘法器，通过引入部分积单元和重叠计算步骤，显著降低了计算步骤、能耗和忆阻器需求，并在图像处理应用中验证了其有效性。
2024-10-13 cs.AR cs.ET eess.IV
Powering AI at the Edge: A Robust, Memristor-based Binarized Neural Network with Near-Memory Computing and Miniaturized Solar Cell
本研究提出了一种由微型太阳能电池供电的鲁棒二值化忆阻器神经网络，采用数字近内存计算方法，无需校准即可在高低光照条件下稳定运行，为自供电AI和智能传感器奠定基础。
2023-05-22 cs.ET
Uncertainty-triggered wake-up enables energy-efficient, error-resilient edge AI with memristor front ends
Université Paris-Saclay（巴黎萨克雷大学）；CNRS（法国国家科学研究中心）；Centre de Nanosciences et de Nanotechnologies（纳米科学和纳米技术中心）；LIRMM（信息科学与机器学习实验室）；Université de Montpellier（蒙彼利埃大学）；Université Grenoble-Alpes（格勒诺布尔阿尔卑斯大学）；CEA（法国原子能和替代能源委员会）；Spintec（自旋电子学和隧道效应物理实验室）；Aix-Marseille Université（艾克斯-马赛大学）；Institut Matériaux Microélectronique Nanosciences de Provence（普罗旺斯微电子材料纳米科学研究所）；LETI（技术研究和应用电子学实验室）
提出将忆阻器AI作为异构推理系统的超低功耗前端，通过不确定性触发唤醒CPU后端，在心跳分类基准上验证了高精度和容错性。
2026-05-28 cs.ET
Energy-Efficient Cryogenic Neuromorphic Network with Superconducting Memristor
本研究提出结合超导忆阻器脉冲神经元与突触拓扑的集成低温神经形态框架，经小车倒立摆任务仿真验证其能效与性能，为超低功耗生物启发计算提供新方案。
2025-01-13 cs.ET
Fast and low energy approximate full adder based on FELIX logic
Department of Computer Architecture, Faculty of Computer Engineering, University of Isfahan（伊斯法罕大学计算机工程学院）
本文提出基于FELIX逻辑的近似全加器，通过减少忆阻器数量和能耗，提升计算效率和精度。
2026-02-25 cs.AR cs.ET
Resistive Threshold Logic
我们报告了一个基于电阻的阈值逻辑家族，可用于在VLSI中模拟大脑大变量逻辑功能。提出了一种基于模拟电阻分压器和阈值逻辑电路的通用布尔逻辑单元。电阻分压器使用忆阻器来实现，并且提供输出电压作为输入电压的加权乘积的总和。电阻分压器的输出通过CMOS反相器和/或运算放大器实现的阈值操作转换为二进制值。提出了一种通用的单元结构，以降低整体实现的复杂度和组件的数量。当输入变量的数目变得非常高时，与基于CMOS的逻辑电路相比，所提出的单元提供了更小的面积和设计简单的优点。
2013-08-01 cs.AR cs.ET
Complete Boolean Algebra for Memristive and Spintronic Asymmetric Basis Logic Functions
本文针对忆阻与自旋非对称基逻辑函数提出了完备布尔代数框架，引入基本恒等式与规范形式，实现不依赖传统布尔代数的电路综合与最小化，为未来逻辑电路优化奠定基础。
2024-04-25 cs.ET
A Memristor based Unsupervised Neuromorphic System Towards Fast and Energy-Efficient GAN
深度学习在推动当今的人工智能发展方面取得了巨大成功。为了解决有监督学习中有限的标记数据的挑战，无监督学习在多年前被提出，但低精度阻碍了它的实际应用。生成对抗网络（GAN）作为一种无监督学习方法，具有良好的学习精度，正受到广泛的研究。然而，GAN的执行是极其存储器和计算密集的，并且导致超低速和高功耗。在这项工作中，我们提出了一个整体的解决方案，快速和节能的GAN计算通过忆阻器为基础的神经形态系统。首先，我们利用硬件和软件协同设计的方法，有效地映射GAN中的计算块。我们还提出了一个有效的数据流的最佳并行训练和测试，根据不同的计算块之间的计算相关性。为了计算GAN的独特和复杂的损失，我们开发了一个具有优化精度和性能的差分块。在大数据上的实验结果表明，与传统的GPU加速器相比，我们的设计实现了2.8倍的加速比和6.1倍的节能效果;与之前基于FPGA的加速器相比，我们的设计实现了5.5倍的加速比和1.4倍的节能效果。
2019-09-08 cs.CV cs.DC cs.ET
Investigating reservoir computing for branch prediction in pipelined processors using emerging CMOS memristor devices
本研究开发基于忆阻器的储备池计算框架用于流水线处理器分支预测，经Dhrystone基准测试展现高预测准确率，但适应速度较TAGE预测器慢15倍，需进一步优化。
2026-08-05 cs.AR cs.CE cs.ET
NeuCASL: From Logic Design to System Simulation of Neuromorphic Engines
UC San Diego（加州大学圣地亚哥分校）
随着摩尔定律的饱和和Dennard缩放的碰壁，传统的Von Neuman系统无法为CNN等计算密集型算法提供GFlops/watt。非常规计算方法的最新趋势给了我们希望，设计高能效的计算系统，这样的算法。类脑计算是一种很有前途的方法，它具有脑启发电路、使用新兴技术和低功耗的特性。研究人员使用各种新技术，如忆阻器，硅光子学，FinFET和碳纳米管来演示神经形态计算机。然而，一个灵活的CAD工具，从神经形态逻辑设计开始，到建筑模拟还有待证明，以支持这种有前途的范例的兴起。在这个项目中，我们的目标是建立NeuCASL，一个开源的基于Python的全系统CAD框架，用于神经形态逻辑设计，电路仿真，系统性能和可靠性评估。据我们所知，这是第一次。
2022-08-06 cs.AI cs.AR cs.ET
Memristive Threshold Logic Circuit Design of Fast Moving Object Detection
Griffith University（格里菲斯大学）；Enview Research and Development Laboratories（Enview研发实验室）；Nazarbayev University（纳扎尔巴耶夫大学）
运动物体的实时检测涉及模板图像中的特征的记忆以及它们与测试图像中的特征的比较。在高采样率下，这样的技术面临高算法复杂度和组件延迟的问题。我们提出了一种新的基于阻变的阈值逻辑单元，它对模板图像的像素进行编码。该单元包括分压器电路，该分压器电路对布置在单节点阈值逻辑网络中的忆阻器的电阻进行编程，并且使用CMOS反相器门将输出编码为二进制值。当测试图像被施加到模板编程的单元时，各个像素中的失配被视为单元的输出电压的变化。与CMOS等效实现相比，该单元在面积、漏电流、功耗和延迟等方面都有明显的改善。
2014-10-06 cs.AR cs.CV cs.ET
MemSPICE: Automated Simulation and Energy Estimation Framework for MAGIC-Based Logic-in-Memory
本文提出MemSPICE框架，通过自动生成SPICE网表、测试平台及能耗评估脚本，解决了基于忆阻交叉阵列的存内逻辑系统无法精确评估能耗的问题。
2023-09-09 cs.ET cs.LO
Ultra-low Energy, High Performance and Programmable Magnetic Threshold Logic
我们提出了基于非易失性自旋力矩开关的磁阈值逻辑（MTL）设计。阈值逻辑门（TLG）执行多个输入乘以固定权重集的求和，并将该和与阈值进行比较。MTL采用磁隧道结的电阻态作为可编程输入权重，而基于低电压畴壁移位的自旋扭矩开关用于阈值操作。由此产生的MTL门作为一个低功耗，可配置的逻辑单元，可用于构建完全流水线，高性能的可编程计算模块。这种MTL设计中的多个级可以使用基于电阻开关的节能超低摆幅可编程互连网络来连接。由于基于存储器的紧凑逻辑和互连设计以及基于低电压、高速自旋矩的阈值操作，MTL与基于查找表的CMOS FPGA相比，在能量延迟积方面可以实现两个数量级以上的改善。
2013-08-08 cond-mat.dis-nn cs.AR cs.ET
Logic Verification of Ultra-Deep Pipelined Beyond-CMOS Technologies
传统的逻辑等价性检验（LEC）在整个芯片设计过程中扮演着重要的角色，但由于许多新兴技术的逻辑模型不同于标准的互补金属氧化物半导体（CMOS），因此LEC面临着满足这些要求的挑战。在本文中，我们提出了一个LEC框架，采用在验证过程中的超越CMOS电路。我们的LEC框架与现有的CMOS技术兼容，但也能够检查超越CMOS技术的特性和功能。例如，一些新兴技术的性能受益于超深流水线，并且此类电路的验证需要新的模型和算法。因此，我们提出了多周期输入相关（MCID）电路模型，这是一种新的模型表示的设计，明确地捕获依赖的内部信号和输入序列的电路的主要输出。通过嵌入该电路模型和多个结构检测模块，验证过程可以独立于底层技术和信令。我们基准的综合后快速单通量量子（RSFQ）网表的建议框架。结果显示了RSFQ电路基准的比较验证时间，包括32位Kogge-Stone加法器，16位整数除法器，和ISCAS'85电路相对于ABC工具类似的CMOS电路。
2020-05-28 cs.ET
Ultra-low Energy, High-Performance Dynamic Resistive Threshold Logic
提出了一种基于非易失性电阻存储器的动态电阻阈值逻辑（DRTL）设计。阈值逻辑门（TLG）执行多个输入乘以固定权重集的求和，并将该和与阈值进行比较。DRTL采用电阻存储器元件来实现权重和阈值，而紧凑的动态CMOS锁存器用于比较操作。由此产生的DRTL门作为一个低功耗，可配置的动态逻辑单元，可用于构建完全流水线，高性能的可编程计算块。这种DRTL设计中的多个级可以使用基于电阻开关的节能低摆幅可编程互连网络来连接。由于采用了基于存储器的紧凑逻辑和互连设计以及高速的动态流水线操作，DRTL与基于查找表的CMOS FPGA相比，在能量延迟积方面有两个数量级以上的改善。
2013-08-08 cond-mat.dis-nn cs.AR cs.ET
Complexity Analysis of Reversible Logic Synthesis
可逆逻辑电路是实现超低功耗以及诸如量子计算等突出的后CMOS计算技术的必要构造。因此，使用基本可逆逻辑门的布尔函数的自动合成在最近受到了显著的研究关注，创建了可逆逻辑合成的领域。本文研究了可逆逻辑综合的复杂性。分别研究了有界辅助和无辅助的最优综合方法。这两种情况的计算复杂性都与已知/假定的困难问题有关。最后，实验进行了基于最短路径的可逆逻辑综合方法和（0-1）ILP为基础的配方。
2014-06-24 cs.ET
Efficient Superconductor Arithmetic Logic Unit for Ultra-Fast Computing
本研究提出一款采用超导体技术的4位位并行架构ALU，基于标准商业工艺制造，含9000余个约瑟夫森结，工作超30GHz、功耗仅4.75mW，经仿真与4K低温实验验证功能正常，可作为协处理器与CMOS器件协同，为超高速计算提供高效方案。
2023-12-14 cond-mat.supr-con cs.AR cs.ET
