FPGA Synthesis of Ternary Memristor-CMOS Decoders
寻找忆阻器-CMOS逻辑门的兼容应用仍然是难以捉摸的，因为数据密度的好处被缓慢的开关速度和电阻耗散所抵消。有源微显示器通常优先考虑像素密度（以及分辨率）而不是速度，其中最广泛使用的刷新率在25-240 Hz之间。因此，忆阻器-CMOS逻辑对于有源矩阵显示器中的外围IO逻辑是有希望的适合。本文设计并实现了一个三值1-3行译码器和一个三值2-9行译码器，用于对一个七段LED显示屏进行编程。SPICE仿真在50 nm工艺中进行，解码器在Altera Cyclone IV现场可编程门阵列（FPGA）开发板上进行合成，该开发板实现了Quartus II中设计的三元忆阻器模型。我们比较我们的硬件结果，二进制编码的十进制（BCD）到七段显示器解码器，并显示我们的忆阻器CMOS方法减少了约6倍的总IO功耗的一个因素，在最大合成频率为293.77 MHz。虽然速度大约是原生内置BCD到7解码器的一半，但典型微显示器相对较慢的刷新率表明这是一个可容忍的权衡，这促进了数据密度超过速度。
2021-04-21 cs.ET
Instrumentation Amplifier design: Comparison of CMOS-memristive to CMOS design
仪表放大器（Including Amplifier）是一种用于许多要求测试和测量精度的应用中的电子器件。然而，Inclusive的缺点之一是有限的操作增益范围。在本文中，我们研究了用忆阻器件取代Incubator中的CMOS晶体管的可能性。忆阻器在CMOS仪表放大器设计中的应用，与原设计相比，减少了片上面积和功耗。基于忆阻器的Inclusion设计的实现具有改进的增益。本文介绍了忆阻器应用的优点，讨论了忆阻器的直流增益和工作增益范围。此外，提供了相对于温度变化的变化性分析和性能变化。此外，进行了噪声敏感性分析。此外，可以改进忆阻器的电阻水平的变化值、操作增益范围、增益精度以及噪声降低。
2019-08-27 cs.ET
CMOS-Memristor Dendrite Threshold Circuits
非线性神经元模型克服了神经元的线性二进制模型的局限性，即不能计算线性不可分离的函数，如XOR。虽然在以前的研究中报道了几种基于树突阈值的生物学上合理的模型，但这种非线性神经元模型的硬件实现仍然是一个悬而未决的问题。本文提出了一种实现逻辑枝晶尖峰和饱和型非线性响应的电路设计。提出的树突细胞被用来建立异或电路和强度检测电路，由不同的树突细胞的饱和和尖峰响应的组合。树突单元使用一组忆阻器、齐纳二极管和CMOS“非”门来设计。在电路板上对电路进行了设计、分析和验证。
2016-09-16 cs.ET
Analog multiplier design with CMOS-memristor circuits
CMOS晶体管电路已被用作现代工业电子学中设计模拟乘法器的常规方法。然而，先前的研究表明，基于晶体管的工作区域，例如饱和或弱反型区域，电路可能面临输出范围和精度的问题。这个问题的一个可能的解决方案是选择CMOS忆阻器作为电路的基础。虽然忆阻器的研究仍然是一个不断增长和有前途的领域，有人可能会说，它的实施可以带来许多好处，如增加电路密度和优越的计算速度等，此外，摩尔定律的时代缩小晶体管的大小是最终走到了尽头。没有人知道扩展模式的终结是否会在未来五年或二十年内发生。因此，对这一特定主题的研究是非常重要的。提出了一种基于CMOS和忆阻器件的模拟乘法器设计。本文的主要目的是比较乘法器的功耗和整体特性，如精度和输出范围的传统乘法器。该电路采用18 um CMOS工艺，适合于低功耗应用。电路模拟将使用SPICE软件进行。最后讨论了信道调制和温度对乘法器性能的影响。
2019-08-27 cs.ET
CMOS-Memristive Analog Multiplier Design
本文提出了一种采用CMOS-忆阻器电路的四象限模拟乘法器。目前，有大量的模拟乘法器使用电阻和CMOS晶体管。它们可以实现完美的乘法，但也有一些缺点，例如处理速度较低、功耗较高和芯片面积较大。基于忆阻器的电路被引入以解决所提到的缺点。本文以基于平方电路的电流模式四象限乘法器为框架，用忆阻器代替CMOS晶体管。利用SPICE软件对电路设计进行了仿真，分析了电路性能随温度的变化规律。所提出的电路允许更快地处理保留的数据，同时消耗更少的功率，保持乘法特性。
2019-08-27 cs.ET
A CMOS Spiking Neuron for Dense Memristor-Synapse Connectivity for Brain-Inspired Computing
密集集成CMOS尖峰神经元和纳米级忆阻器突触的神经形态系统开辟了一条新的脑启发计算途径。现有的硅神经元已经塑造了神经生物物理动力学，但与忆阻器突触不兼容，或者使用额外的训练电路，从而消除了使用忆阻器获得的大部分密度优势，或者能量效率低下。在这里，我们描述了一种新的CMOS尖峰泄漏积分和消防神经元电路。建立在具有单个运算放大器的可重构架构上，所描述的神经元容纳大量忆阻器突触，并且使得能够以优化的功耗进行在线尖峰定时依赖可塑性（STDP）学习。180 nm CMOS设计的仿真结果显示，在10，000个标称忆阻为1MΩ的忆阻器突触中实现STDP学习时，功率效率指标为97%，积分输入尖峰时的电流消耗仅为13μA。因此，所描述的CMOS神经元有助于大规模脑启发神经形态系统的通用构建块。
2015-06-08 cs.ET cs.NE
Variability analysis of Memristor-based Sigmoid Function
在神经网络中，激活函数被广泛用于基于加权输入的线性组合来决定神经单元的激活值。激活函数的有效实现是非常重要的，因为它们有助于表示神经网络的输入和输出之间的非线性复杂函数映射。非线性方法之一是使用sigmoid函数。因此，有一个日益增长的需求，以提高性能的S形电路。在本文中，主要目标是修改现有的电流镜的sigmoid模型，用忆阻器器件取代CMOS晶体管。该模型进行了测试，改变不同的电路参数，晶体管的大小和温度。给出了改进CMOS忆阻S形电路的面积、功耗和噪声。在S形电路中应用忆阻器导致片上区域中的更高组件密度，从而允许功率和面积减少7 $\%$。采用180 nm TSMC CMOS工艺，在SPICE中对所提出的Sigmoid电路进行了仿真。
2019-08-27 cs.ET
Effects of Memristors on Fully Differential Transimpedance Amplifier Performance
物联网（IoT）技术和应用的进步需要高效的低功耗电路和架构来维持和提高日益增长的数据处理系统的性能。忆阻电路和用忆阻器替代能耗器件是一种很有前途的解决方案，以减少芯片面积和功耗的架构。在本文中，我们提出了一种CMOS忆阻全差分跨导放大器，并评估忆阻器对放大器性能的影响。采用180 nm CMOS工艺对全差分放大器进行了仿真，在1 pF负载下，全差分放大器具有5.3- 23 MHz带宽和2.3- 5.7 k $Ω$跨谐增益。我们比较了基于忆阻器的放大器与传统的架构。给出了增益、频率响应、线性范围、功耗、面积、总谐波失真和性能随温度的变化。
2018-05-20 cs.ET
Integration of nanoscale memristor synapses in neuromorphic computing architectures
传统的神经计算架构和人工神经网络通常是在与神经科学没有或松散联系的情况下开发的。因此，他们在很大程度上忽略了生物神经处理系统的关键特征，例如它们的极低功耗特征或它们使用有限精度、高度可变和不可靠组件的大规模并行阵列进行鲁棒和高效计算的能力。纳米技术的最新发展使得非常紧凑和低功耗，但也可变和不可靠的固态器件，可以潜在地扩展利用CMOS技术的产品。特别是，忆阻器被认为是一种有前途的解决方案，用于模拟生物突触的关键特征，因为它们的纳米尺寸，它们能够存储每个元素的多位信息，以及写入不同状态所需的低能量。在本文中，我们首先回顾了神经和神经形态计算方法，可以最好地利用忆阻器和规模设备的属性，然后提出了一种新的混合忆阻器CMOS神经形态电路，它代表了从传统的神经计算方法的根本出发，因为它使用忆阻器直接模拟真实突触的生物物理和时间动态。我们指出忆阻器在传统的神经计算架构和提出的混合忆阻器-CMOS电路的使用之间的差异，并认为这种电路是如何实现大脑启发的概率计算范例，是强大的可变性和容错设计的理想积木。
2013-02-27 cs.ET
Hybrid CMOS/Memristor Circuit Design Methodology
针对RRAM技术从实验室落地市场缺乏成熟设计流程的问题，提出一套从定制模型导入CAD工具到含RRAM的后版图检查的端到端设计流程，为器件开发者和电路设计者提供参考。
2021-10-20 cs.ET
A balanced Memristor-CMOS ternary logic family and its application
本文提出基于忆阻器和CMOS的平衡三值逻辑门族，设计并验证了TMIN、TMAX等基本门及编码器、解码器等电路，并通过两种方案实现半加器、乘法器和比较器，为三值逻辑电路发展提供参考。
2023-09-04 cs.ET eess.SP
A CMOL-Like Memristor-CMOS Neuromorphic Chip-Core Demonstrating Stochastic Binary STDP
纳米级忆阻器的出现带来了能够构建CMOL（CMOS/纳米线/分子）型超密集存储器内计算电路架构的希望。在CMOL中，纳米级忆阻器将在纳米线的交叉处制造。CMOL概念可以通过在CMOS上制造低密度神经元并将大量模拟突触连接与在顶部后制造的纳米线和纳米尺度忆阻器织物一起用于神经形态硬件。然而，技术问题阻碍了目前可用的可靠的商业单片CMOS忆阻器技术的这种发展。一方面，每个忆阻器需要串联的MOS选择器晶体管以保证大阵列中的形成和编程操作。这导致复合MOS-忆阻器突触（称为1 T1 R），其在纳米线交叉处不再是突触。另一方面，忆阻器还不能构成具有渐进学习的大规模模拟权重突触的高度可靠、稳定的模拟存储器。在这里，我们展示了一种伪CMOL单片芯片核心，它通过以下方式规避了上述两个技术问题：（a）利用类似CMOL的几何芯片布局技术来提高密度，尽管存在1 T1 R限制;以及（b）利用二进制权重随机尖峰定时相关可塑性（STDP）学习规则，该规则利用了所使用的忆阻器的更可靠的二进制存储能力。实验结果提供了一个脉冲神经网络（SNN）的CMOL核心，64个输入神经元，64个输出神经元，和4096个1 T1 R突触，制造在130纳米CMOS与200纳米大小的Ti/HfOx/TiN忆阻器的顶部。CMOL核心使用查询驱动的事件读出，这允许忆阻器可变性不敏感的计算。
2022-09-13 cs.ET cs.SY eess.IV
Fully CMOS-compatible passive TiO2-based memristor crossbars for in-memory computing
脑启发计算和神经形态硬件是有前途的方法，提供了巨大的潜力，以克服基于传统冯诺依曼架构的当前计算范式所面临的限制。在这方面，由于忆阻器交叉杆阵列本机执行存内计算和神经网络实现所需的基本突触操作的能力，对开发忆阻器交叉杆阵列的兴趣已经增加。为了获得最佳效率，基于交叉开关的电路需要与工业CMOS技术的制造工艺和材料兼容。在这里，我们报告了一个完整的CMOS兼容的制造工艺的TiO 2基无源忆阻器的交叉杆与700 nm宽的电极。我们成功地显示了底部电极制造的一个MEMS工艺，从而优化的地形和表面粗糙度低至1.1纳米。DC扫描和电压脉冲编程产生与突触样多电平开关相关的统计结果。研究了周期间和器械间的变异性。使用200 ns的电压脉冲序列的电导的animplantable编程表明，由于周期到周期的再现性，所制造的存储器具有至少3位的多级容量。
2021-12-08 cs.ET physics.app-ph
Training and Operation of an Integrated Neuromorphic Network Based on Metal-Oxide Memristors
尽管半导体集成电路技术取得了巨大的进步，但人类大脑皮层的极端复杂性使得用相当数量的设备实现神经形态网络具有非常大的挑战性。最有前景的候选者之一是基于混合CMOS/忆阻器电路的所谓CrossNet，它可以提供相当的复杂性，同时运行速度更快，功耗可管理。在这些电路中，通常的CMOS堆栈增加了一个或几个交叉层，每个交叉点处都有可调的两端忆阻器。最近，在制造这种忆阻交叉开关及其与CMOS电路的集成的技术的改进方面有了重大进展，包括其垂直集成的首次演示。另外，已经有几个离散忆阻器作为神经形态网络的人工突触的演示。最近，这种实验扩展到相变忆阻器件的交叉阵列。然而，这种器件的调整需要在每个交叉点处增加一个晶体管，因此它们的缩放前景不如金属氧化物忆阻器令人印象深刻，金属氧化物忆阻器的非线性I-V曲线可以实现无晶体管操作。在这里，我们报告的第一个实验实施的无晶体管的金属氧化物忆阻器交叉开关与设备的可变性降低到足以证明一个简单的集成神经网络，单层感知器的成功操作。该网络可以使用粗粒度的各种增量规则算法进行原位训练，以将3x 3像素的黑/白图像完美地分类为3类。我们相信，这一演示是实现更大，更复杂的忆阻神经形态网络的重要一步。
2014-12-01 cs.ET
The Generalized Metastable Switch Memristor Model
忆阻器器件建模目前是一个深入研究的主题，并且随着忆阻器器件进入CMOS电路设计而变得越来越重要，需要准确和有效的忆阻器电路仿真。本文提出了广义亚稳态开关忆阻器模型。广义MSS模型由电压依赖性随机分量和电压依赖性指数二极管电流分量组成，并且被设计为易于实现、计算效率高，并且适合于对各种不同的忆阻器器件进行建模。
2016-10-03 cs.ET
Optimized Implementation of Memristor-Based Full Adder by Material Implication Logic
最近，基于忆阻器的应用和电路受到越来越多的关注。此外，忆阻器还应用于逻辑电路设计中。材料蕴涵逻辑是忆阻器的主要研究领域之一。提出了一种基于材料蕴涵逻辑的忆阻全加器优化设计。与典型的基于CMOS的8位全加器相比，该设计需要27个忆阻器和更小的面积。该全加器仅需184个计算步，比原全加器的设计速度提高了20%。
2015-01-03 cs.ET
Energy Efficient and High Performance Current-Mode Neural Network Circuit using Memristors and Digitally Assisted Analog CMOS Neurons
新兴的纳米级可编程电阻RAM（RRAM）已被确定为实现大脑启发计算硬件的有前途的技术。几种神经网络结构，本质上涉及输入数据向量和存储的网络权重之间的标量积的计算，可以使用与CMOS集成的RRAM的高密度交叉棒阵列来有效地实现。在这样的设计中，CMOS接口可以负责提供输入激励和处理RRAM输出。为了在基于RRAM的神经形态硬件中实现高能量效率以及高集成密度，RRAM-CMOS接口的设计因此可以发挥主要作用。在这项工作中，我们提出了高性能的设计，电流模式CMOS接口的RRAM为基础的神经网络设计。采用电流模式激励作为输入接口，数字辅助电流模式CMOS神经元电路作为输出接口。所提出的技术实现了10倍的能量，以及在文献中采用的传统方法的性能改进。网络级仿真表明，该方案可以实现2个数量级的低能耗相比，数字ASIC实现的前馈神经网络。
2015-12-01 cs.AR cs.ET
A Memristive Based Design of a Core Digital Circuit for Elliptic Curve Cryptography
本文提出一种基于Pt/TaOx/Ta忆阻器与CMOS晶体管的混合电路，用于设计椭圆曲线密码学中有限域乘法器的核心XAX-Module，Cadence仿真表明其在面积、延迟和功耗上均高效。
2025-04-04 cs.CR cs.ET
2T1R Regulated Memristor Conductance Control Array Architecture for Neuromorphic Computing using 28nm CMOS Technology
针对1T1R忆阻器阵列的导线电阻引发的读写干扰等问题，提出28nm工艺下的2T1R调控型电导控制架构，通过双端接地阻漏、调控电流/电压控电导，优化神经形态计算的存内计算能效。
2025-05-19 cs.AR cs.ET cs.SY
Analog programming of CMOS-compatible Al$_2$O$_3$/TiO$_\textrm{2-x}$ memristor at 4.2 K after metal-insulator transition suppression by cryogenic reforming
本研究提出了一种低温重塑（CR）技术，成功抑制了TiO$_\ extrm{2-x}$忆阻器在4.2 K下的金属-绝缘体转变（MIT），显著降低了切换电压并提升了电导稳定性，实现了低温下的模拟编程，开关比提高约250%，为低温神经形态计算突触应用提供了可能。
2023-07-28 cs.ET physics.app-ph
Versatile CMOS Analog LIF Neuron for Memristor-Integrated Neuromorphic Circuits
Université de Sherbrooke（舍布鲁克大学）；Université de Lille（里尔大学）；Aix-Marseille Université（艾克斯-马赛大学）；Université Paris-Saclay（巴黎萨克雷大学）
本文提出了一种多功能CMOS模拟LIF神经元，用于实现忆阻器集成神经形态电路中的自适应突触处理与本地学习规则。
2024-06-28 cs.ET cs.SY eess.SY
Memristors based Computation and Synthesis
本文提出一种新的忆阻器行为模型，并基于该模型构建32位行波进位加法器，再与45nm CMOS技术在面积、功耗和延迟方面进行比较，以评估忆阻器计算的优劣。
2024-09-05 cs.ET cs.SY eess.SY
Homogeneous Spiking Neuromorphic System for Real-World Pattern Recognition
Boise State University（博伊西州立大学）
结合CMOS模拟尖峰神经元和忆阻突触的神经形态芯片为脑启发计算提供了一个有前途的解决方案，因为它可以提供大规模的神经网络并行性和密度。以前的混合模拟CMOS-忆阻器方法需要大量的CMOS电路进行训练，因此消除了采用忆阻器突触所获得的大部分密度优势。此外，他们对突触前和突触后尖峰使用了不同的波形，这增加了不期望的电路开销。在这里，我们描述了一个硬件架构，可以具有大量的忆阻器突触学习现实世界的模式。我们提出了一个多功能的CMOS神经元，它结合了集成和发射行为，驱动无源忆阻器并在紧凑的电路模块中实现竞争性学习，并使忆阻器突触中的原位可塑性成为可能。我们演示了手写数字识别使用晶体管级电路模拟所提出的架构。由于所描述的神经形态架构是同质的，它实现了大规模节能大脑启发硅芯片的基本构建块，可能导致下一代认知计算。
2015-06-08 cs.AI cs.CV cs.ET
Machine Learning with Memristors via Thermodynamic RAM
热力学RAM（Thermodynamic RAM，kT-RAM）是一种基于AHaH计算理论的神经忆阻协处理器设计，通过CMOS和忆阻器实现。协处理器是差分忆阻器对（突触）的2-D阵列，其可以经由底层CMOS RAM电路的数字位寻址选择性地耦合在一起（神经元）。该芯片被设计为插入现有的数字计算机，并通过一个简单的指令集进行交互。反Hebbian和Hebbian（AHaH）计算形成了理论框架，从中构建了一种受自然启发的计算架构，与冯·诺依曼架构不同，内存和处理器在物理上结合起来进行突触操作。通过利用AHaH吸引子状态，基于忆阻器的电路收敛到吸引子盆，该吸引子盆表示机器学习解决方案，诸如无监督特征学习、监督分类和异常检测。由于kT-RAM消除了在内存和处理器之间来回穿梭位的需要，并且可以在非常低的电压水平下运行，因此它可以显著超过CPU，GPU和FPGA的性能，用于突触集成和学习操作。在这里，我们提出了一个忆阻器技术开发的kT-RAM中使用，特别是双向增量的电导通过短的低电压1.0 V，1.0微秒脉冲的适应。
2016-08-14 cs.ET cs.NE
Advancing Memristive Analog Neuromorphic Networks: Increasing Complexity, and Coping with Imperfect Hardware Components
我们通过实验证明了4 × 4二进制图像分为4类，使用3层混合信号神经形态网络（“MLP感知器”），基于两个无源20 × 20忆阻交叉阵列，板集成离散CMOS组件。该网络具有10个隐藏层和4个输出层模拟CMOS神经元和428个金属氧化物忆阻器，即几乎比任何先前报道的功能忆阻器电路复杂一个数量级。此外，该分类器的推理操作完全在集成硬件中执行。为了处理更大的交叉阵列，我们已经开发了一种半自动的方法来形成和测试，并比较了几种忆阻器训练方案，以应对这些设备的不完美行为，以及模拟CMOS神经元的可变性。所提出的计划的有效性进行了实验验证，使用实施的网络，此外，通过建模的操作一个更大的网络，300个隐藏层神经元，在MNIST基准。最后，我们提出了一个简单的修改实现忆阻器为基础的矢量矩阵乘法器，使其在更宽的温度范围内的操作。
2016-11-10 cs.ET cs.NE
Investigating reservoir computing for branch prediction in pipelined processors using emerging CMOS memristor devices
本研究开发基于忆阻器的储备池计算框架用于流水线处理器分支预测，经Dhrystone基准测试展现高预测准确率，但适应速度较TAGE预测器慢15倍，需进一步优化。
2026-08-05 cs.AR cs.CE cs.ET
Exploiting OxRAM Resistive Switching for Dynamic Range Improvement of CMOS Image Sensors
我们提出了一个独特的应用OxRAM器件在CMOS图像传感器（CIS）的动态范围（DR）的改善。我们提出了一种改进的3 T-APS（有源像素传感器）电路，采用1 T-1 R配置的OxRAM。DR的改善是通过在曝光过程中对OxRAM器件电阻进行自主编程，对像素输出信号进行电阻压缩来实现的。我们表明，通过仔细预处理的OxRAM电阻，像素DR可以提高。讨论了OxRAM SET到SET和RESET到SET转换对像素DR的详细影响。对于特定OxRAM预编程状态的实验验证，制造并表征了4Kb 10 nm厚的HfOx（1 T-1 R）矩阵。最好的情况下，我们的设计获得了约50 dB的相对像素DR改善。
2017-05-05 cs.ET
Nanoscale memristive devices: Threats and solutions
本文聚焦ReRAM和STT-RAM两种忆阻存储技术，分析其读写错误和软错误等可靠性威胁，并综述现有解决方案，最后探讨忆阻器作为计算单元在交叉阵列中实现逻辑与算术运算的潜力。
2026-06-18 cs.AR cs.ET
Real-time Analog Pixel-to-pixel Dynamic Frame Differencing with Memristive Sensing Circuits
在本文中，我们提出了一个模拟像素差分电路，用于区分帧之间的像素直接从CMOS像素。传感器端的模拟信息处理是开发边缘人工智能设备的一个越来越有吸引力的课题。所提出的电路被集成到一个像素并行和像素列架构。该系统采用TSMC $180nm$ CMOS工艺设计。该电路的功耗为$96.64mW$，片上面积为$531.66 μm^2$。该体系结构进行了测试的运动目标检测应用。
2018-08-21 cs.ET
Mathematical Modelling of TEAM and VTEAM Memristor Model Using VerilogA
任何一个研究电路世界的人都会熟悉三个基本的电路元件-电容器，电阻器和电感器。这些电路元件由四个基本电路变量中的两个之间的关系定义：电流、电压、电荷和通量。然而，在1971年，Leon Chua教授以对称性为理由提出，应该有第四个基本电路元件，它给出了通量和电荷之间的关系。他将其命名为忆阻器，这是记忆电阻器的缩写。2008年5月，惠普实验室的研究人员发表了一篇论文，宣布了忆阻器的物理实现模型。本文主要介绍忆阻器的模型及其应用。可变电阻的优点，灵活性，无漏电流，与CMOS兼容。元件忆阻器对于不同的应用表现出不同的特性，这导致形成不同的忆阻器模型。本文对忆阻器的不同模型进行了综述。忆阻器装置可用于许多应用中，例如存储器、逻辑和神经形态系统。忆阻器的计算机模型将是用于分析电路行为的有用工具，以帮助通过仿真开发这种忆阻器是无源电路元件的应用。在本文中，各种VerilogA模型的忆阻器器件的模拟正弦输入和输出进行了验证，各种窗口函数已被使用。对各种忆阻器模型进行了电路分析
2022-05-25 cs.ET cs.SY eess.SY
Hierarchical Temporal Memory using Memristor Networks: A Survey
本文提出了一个调查，目前可用的硬件设计实现的人类皮层启发的算法，分层时间记忆（HTM）。在这篇综述中，我们专注于最先进的忆阻HTM的实现和相关的HTM应用的进展。随着边缘计算的出现，HTM可以成为实现片上近传感器数据处理的潜在算法。提供了模拟忆阻电路实现与数字和混合信号解决方案的比较。忆阻HTM的数字实现对性能指标，如处理速度，减少片上面积和功耗的优势进行了讨论。还讨论了忆阻HTM的局限性和开放性问题，如设计可扩展性，寄生电流，泄漏，寄生效应，缺乏模拟学习电路的实现和与CMOS电路集成的忆阻器件的不可靠性。
2018-05-08 cs.AR cs.ET
OTA based 200 GΩ resistance on 700 μm2 in 180 nm CMOS for neuromorphic applications
生成具有数百毫秒量级的时间常数的指数衰减函数是神经形态电路的支柱。通常，使用亚阈值电路或基于CMOS放大器的RC衰减。在后一种情况下，需要10 pS范围内的跨导。然而，最先进的低功耗放大器仍然需要太多的电路面积，以适用于神经形态电路，其中在单个芯片上可能需要>100个这些时间常数电路。我们提出了一个硅验证的运算放大器，实现了5 pS的gm在只有700 μm2，一个因素的10-100比目前的例子减少面积。这允许时间常数电路在目标应用中的高密度集成，例如突触学习或作为神经形态忆阻器阵列的驱动电路。
2014-08-31 cs.ET q-bio.NC
Memristor-based hardware and algorithms for higher-order Hopfield optimization solver outperforming quadratic Ising machines
本文提出基于28nm CMOS与忆阻器的高阶Hopfield优化求解器，通过避免二次化带来的维度增加和搜索景观劣化，在150变量SAT问题上相比二次Ising机实现48倍求解时间和72倍能耗的降低。
2023-11-02 cs.AR cs.ET
TMS-Crossbars with Tactile Sensing
触觉感知的第一阶段是使用触觉传感器的数据采集，并且感测到的数据被传输到中央单元用于类脑计算。忆阻交叉杆被提议用作类脑计算中的突触，但是在传感器水平上的设备智能在文献中没有被研究。我们提出了晶体管忆阻器传感器（TMS）交叉杆的概念，包括传感器忆阻器交叉杆阵列配置在神经网络架构的输入层。提出了TMS交叉阵列的2种可能的单元配置：1晶体管1忆阻器1传感器（1 T1 M1 S）和2晶体管1忆阻器1传感器（2 T1 M1 S）。我们在基于模拟神经网络的盲文字符识别系统的实际设计中验证了所提出的TMS-crossbar。采用FLX-A501力传感器、TiO $_2$忆阻器和低功耗22 nm高k CMOS晶体管的等效电路，通过SPICE仿真验证了所提出的设计。所提出的模拟类脑计算系统提出了一种可扩展的解决方案，并有可能编码125个符号，与其他盲文字符识别系统相比，在文献中具有良好的精度。的TMS交叉阵列的模拟实现的好处是证实与二进制同行相比的精度，面积和功耗要求的结果。
2021-11-14 cs.ET cs.NE
