Intégration de la synthèse mémoire dans l'outil de synthèse d'architecture GAUT Low Power
支持信号和图像应用的系统处理大量数据。这涉及到内存的密集使用，成为系统的瓶颈。内存限制了性能，并且在总消耗中占很大比例。在开发高级综合工具GAUT Low Power时，我们对存储单元的综合很感兴趣。在这项工作中，我们集成了数据存储和数据传输，以约束数据路径的执行单元的高层次综合。
2006-05-30 cs.AR
CXL-GPU: Pushing GPU Memory Boundaries with the Integration of CXL Technologies
本文提出基于CXL的GPU存储扩展方案，通过多根端口集成DRAM/SSD并定制控制器，实现低延迟读写，显著提升性能。
2025-06-18 cs.AR
In-Pipeline Integration of Digital In-Memory-Computing into RISC-V Vector Architecture to Accelerate Deep Learning
Politecnico di Milano（米兰理工大学）；STMicroelectronics（意法半导体）
本文提出在RISC-V向量架构中集成数字存内计算单元，通过专用指令提升深度学习推断效率，实现217倍加速和50倍面积归一化加速。
2026-02-02 cs.AR
ALPINE: Analog In-Memory Acceleration with Tight Processor Integration for Deep Learning
模拟存内计算（AIMC）核相对于数字逻辑（例如，CPU）。AIMC加速了矩阵向量乘法，这在这些应用程序的运行时占主导地位。然而，以AIMC为中心的平台缺乏通用系统的灵活性，因为它们通常具有硬编码的数据流，并且只能支持有限的处理功能集。为了弥补这种灵活性的差距，我们提出了一种新的系统架构，紧密集成模拟存内计算加速器到多核CPU的通用系统。我们开发了一个功能强大的基于gem 5的完整系统级仿真框架到gem 5-X模拟器，ALPINE，它可以深入表征所提出的架构。ALPINE允许模拟整个计算机体系结构栈，从主要硬件组件到它们与Linux OS的交互。在ALPINE中，我们定义了一个自定义ISA扩展和一个软件库，以方便部署推理模型。我们展示并分析了不同神经网络类型的各种映射，并展示了与支持SIMD的ARM CPU实现相比，卷积神经网络、多层感知器和递归神经网络的性能/能量增益高达20.5倍/20.8倍。
2022-12-13 cs.AR
A Back-End-Of-Line Compatible, Ferroelectric Analog Non-Volatile Memory
本文提出一种基于WOx电极和HfZrO4铁电层的低热预算模拟非易失性存储器，兼容BEOL与CMOS工艺，具备低变异、高ON/OFF比和良好线性度，适用于神经网络推理。
2023-09-21 cs.AR
A BEOL Compatible, 2-Terminals, Ferroelectric Analog Non-Volatile Memory
本文提出一种基于WOx电极和铁电HfZrO₄层的BEOL兼容两端模拟非易失性存储器，具备低热预算、低变异性和良好线性度，适用于神经网络推理。
2023-09-21 cs.AR
A Comparison of the Cerebras Wafer-Scale Integration Technology with Nvidia GPU-based Systems for Artificial Intelligence
本文评估Cerebras WSE-3，并与Nvidia H100、B200等GPU系统比较，揭示其能效和内存扩展优势及制造、成本与可靠性挑战。
2025-03-11 cs.AR
STAMP-2.5D: Structural and Thermal Aware Methodology for Placement in 2.5D Integration
The Pennsylvania State University（宾夕法尼亚州立大学）；Intel（英特尔）；Arizona State University（亚利桑那州立大学）；University of Notre Dame（圣母大学）
STAMP-2.5D是一种面向2.5D集成的自动布局方法，通过综合优化热性能、机械应力和互连效率，提升芯片片设计的可靠性。
2025-09-22 cs.AR cs.ET
End-to-end 100-TOPS/W Inference With Analog In-Memory Computing: Are We There Yet?
内存加速（IMA）有望在深度神经网络（DNN）推理中实现重大效率提升，但IMA在数字系统中的集成仍面临挑战。我们提出了一个异构架构耦合8个RISC-V内核与IMA在共享内存集群，分析的好处和权衡存内计算的MobileNetV 2瓶颈层的实际用例。我们探讨了几种IMA集成策略，分析了性能，面积和能源效率。我们表明，虽然逐点层实现显着的速度比软件实现，dependency层无法有效地映射加速器上的参数导致吞吐量和面积之间的显着权衡。我们提出了一种混合解决方案，其中逐点卷积在IMA上执行，而依赖于集群核心，与具有类似性能的全集成IMA解决方案相比，SW执行速度提高了3倍，同时节省了50%的面积。
2021-09-03 cs.AR
Exploiting Nanoelectronic Properties of Memory Chips for Prevention of IC Counterfeiting
Indian Institute of Technology Delhi（印度理工学院德里分校）
本研究提出一种非挥发性记忆体晶片防伪的方法。特别是，我们实验证明了一种通用的方法，用于检测（i）集成电路（IC）的起源，（ii）回收或使用的NVM芯片，和（iii）在芯片中使用的位置（地址）的识别。我们提出的方法检查商业现货（COTS）NVM芯片的延迟和可变性签名。所提出的技术需要低周期（~100）预处理，并利用机器学习（ML）算法。我们观察到不同的趋势，在不同的NVM技术从不同的供应商循环的延迟（扇区擦除或页面写入）的演变。ML辅助方法用于检测IC制造商，在由包括6个不同制造商（9种芯片）的3种不同NVM技术组成的准备好的测试数据集上获得95.1%的准确度。
2022-09-09 cs.AR cs.CR cs.LG
Static Address Generation Easing: a Design Methodology for Parallel Interleaver Architectures
对于高吞吐量的应用，涡轮式迭代解码器实现与并行架构。然而，为了高效，并行架构需要避免冲突访问，即并发读/写访问不应针对相同的存储器块。这种考虑适用于两种主要的类turbo码，即低密度奇偶检验（LDPC）和turbo码。在本文中，我们提出了一种方法，找到了一个无冲突的映射变量的存储体，并优化所产生的交错架构。最后，我们通过一个教学的例子，我们的方法相比，国家的最先进的技术的兴趣。
2010-02-21 cs.AR cs.IT math.IT
High-level synthesis under I/O Timing and Memory constraints
复杂的片上系统的设计需要考虑到通信和存储器访问的限制，集成专用的硬件加速器。在本文中，我们提出了一种方法和一个工具，允许DSP算法的高层次综合，在I/O时序和内存的限制。基于正式模型和通用架构，该工具可以帮助设计人员找到一个合理的权衡所需的I/O时序行为和内部存储器访问并行电路之间。我们的方法的兴趣证明了FFT算法的案例研究。
2006-05-30 cs.AR
PiDRAM: A Holistic End-to-end FPGA-based Framework for Processing-in-DRAM
PiDRAM是首个支持真实PuM技术系统集成与评估的端到端FPGA框架，在RISC-V系统上实现DRAM内复制、初始化及真随机数生成，分别提升性能12.6倍和14.6倍。
2023-09-04 cs.AR
Sangam: Chiplet-Based DRAM-PIM Accelerator with CXL Integration for LLM Inferencing
针对大语言模型推理因KV缓存增大而内存受限的问题，提出基于小芯片的DRAM-PIM加速器Sangam，通过CXL集成解耦逻辑与内存，提升带宽并支持先进处理组件，显著降低延迟、提高吞吐量且节省能耗。
2025-11-15 cs.AI cs.AR
Heterogeneous Integration of In-Memory Analog Computing Architectures with Tensor Processing Units
University of South Carolina（南卡罗来纳大学）
本文提出将存内模拟计算单元与边缘TPU异构集成，并设计统一混合精度训练算法，在保持精度的同时实现最高2.59倍性能提升和88%内存减少。
2023-04-18 cs.AR cs.LG
The Impact of On-chip Communication on Memory Technologies for Neuromorphic Systems
新兴的纳米级非易失性存储器技术具有高集成密度，通过有效地展示神经计算的关键原理，为克服基于CMOS的神经网络架构的可扩展性限制提供了有前途的解决方案。尽管计算成本有可能提高，但设计支持灵活、大扇出连接的高性能片上通信网络仍然是一项艰巨的任务。在本文中，我们阐述了大规模的神经形态设计的通信需求，并指出与传统的片上网络架构的差异。我们提出了现有的方法片上神经形态路由网络，并讨论了如何新的内存和集成技术可能有助于减轻在构建下一代智能计算机器的通信问题。
2018-10-01 cs.AR cs.ET
HALO: Memory-Centric Heterogeneous Accelerator with 2.5D Integration for Low-Batch LLM Inference
Elmore Family School of Electrical and Computer Engineering, Purdue University（埃洛姆家族电气与计算机工程学院，普渡大学）
针对低批量长上下文LLM推理中预填充与解码阶段需求差异大、现有方案研究不足的问题，提出融合HBM基CiD与片上模拟CiM的2.5D集成异构内存中心加速器HALO及阶段感知映射策略，在两款模型上实现最高18倍与2.5倍的加速比。
2025-10-03 cs.AI cs.AR
DAMOV: A New Methodology and Benchmark Suite for Evaluating Data Movement Bottlenecks
本文提出首个系统化方法论与开源基准套件DAMOV，通过分析345个应用中的77K个函数识别数据移动瓶颈来源，并利用NDP案例研究为不同应用确定最合适的数据移动缓解机制。
2023-04-06 cs.AR cs.DC cs.PF
Virtuoso: Enabling Fast and Accurate Virtual Memory Research via an Imitation-based Operating System Simulation Methodology
针对虚拟内存研究模拟工具精度不足或速度慢的问题，提出基于模仿操作系统内核的Virtuoso框架，集成多模拟器，实现高精度快速评估，IPC精度提升21%。
2025-03-27 cs.AR cs.OS
WWW: What, When, Where to Compute-in-Memory
针对存内计算（CiM）加速机器学习推理时的类型、时机、位置选择问题，提出搭配定制映射算法的分析性架构评估方法，验证了其在类张量核心架构缓存中集成的能效与吞吐量提升效果。
2025-02-27 cs.AR cs.DC cs.LG
GenPIP: In-Memory Acceleration of Genome Analysis via Tight Integration of Basecalling and Read Mapping
针对纳米孔测序中碱基识别与读段比对分离执行导致的高数据移动和冗余计算问题，提出紧密集成二者的内存内加速器GenPIP，通过协同并行执行与提前剔除无效读段，显著提升基因组分析性能并降低能耗。
2023-12-17 cs.AR cs.DS q-bio.GN
