Efficient Construction of a Control Modular Adder on a Carry-Lookahead Adder Using Relative-phase Toffoli Gates
控制模加法是量子计算机的一个核心运算功能，要实现有效的实现，必须考虑实际量子计算机的计算代价。为了在控制模加法器中实现低计算成本，我们专注于最小化KQ，其由量子位数和电路深度的乘积定义。在本文中，我们构建了一个有效的控制模加法器与小KQ通过使用相对相位Toffoli门在两种主要类型的量子计算机：容错量子计算机（FTQ）的逻辑层和噪声的中间规模量子计算机（NISQ）。我们给出了一个更有效的建设相比，范米和伊藤的，进行前瞻加法器的基础上。在FTQ中，$T$门由于蒸馏而产生沉重的成本，蒸馏制造用于以高精度运行$T$门的辅助量子位，但是消耗大量专门制备的辅助量子位和大量时间。因此，我们必须减少$T$门的数量。我们提出了一种新的控制模块加法器，使用的$T$门的数量只有原来的20%。此外，当我们考虑蒸馏时，我们发现通过同时运行$Θ\left(n / \sqrt{\log n} \right)$ $T$门，可以最小化$\text{KQ}_{T}$（量子位数和$T$ -深度的乘积）。在NISQ中，CNOT门是主要的误差源。我们提出了一种新的控制模块加法器，使用的CNOT门的数量只有原来的35%。此外，我们表明，我们的电路的$\text{KQ}_{\text{CX}}$（量子位数和hocT深度的乘积）是原来的38%。因此，我们实现了一个有效的控制模加法器，提高了量子计算机中算法的有效执行的前景。
2021-12-16 quant-ph
T-count and Qubit Optimized Quantum Circuit Designs of Carry Lookahead Adder
在硬件中实现量子算法需要加法等算术运算的量子线路。基于Clifford+T门的量子线路被使用，因为它们可以被制成对噪声的容忍。使用Clifford+T门和纠错码获得容错的折衷是T门的高实现开销。因此，在量子线路的设计中，T计数性能的度量变得非常重要。由于噪声，量子线路计算中的错误风险随着电路中的栅极层的数量（或深度）增加而增加。因此，诸如量子超前进位加法器（QCLA）之类的低深度电路引起了研究人员的注意。这项工作提出了两个QCLA设计，每个优化的T计数或量子位成本分别强调。显示了每种设计的在位和不在位版本。建议的QCLA与现有工程的T计数进行比较。所提出的用于错位加法的QCLA分别实现了$54.34 \%$和$37.21 \%$的平均T门节省。所提出的用于就地加法的QCLA实现了$72.11 \%$和$35.87 \%$的平均T门节省
2020-04-04 cs.ET quant-ph
Quantum Carry Lookahead Adders for NISQ and Quantum Image Processing
量子硬件设计的进展正在朝着足够大的机器发展，以开始在加密和物理等学科中实现量子算法。用于加法的量子线路是在这些机器上实现许多量子算法的关键。理想情况下，应该使用基于容错门和纠错码的量子线路，因为它们可以容忍环境噪声。然而，目前的机器称为噪声中间尺度量子（NISQ）的机器不能支持与容错设计相关联的开销。作为回应，诸如量子超前进位加法器（QCLA）之类的低深度电路引起了研究人员的注意。噪声误差和退相干的风险随着电路中栅极层的数量（或深度）的增加而增加。本文提出了一种基于Clifford+T门的out-of-place QCLA。QCLA针对T门数进行了优化，并使用了一种新的非计算门来节省T门。我们将QCLA基于Clifford+T门，因为一旦可以支持容错设计的量子硬件可用，它们最终可以通过纠错码容错。我们专注于T门成本的T门是显着更昂贵的容错比其他Clifford+T门。建议的QCLA进行了比较，并显示优于现有的作品中的T计数，因此量子门的总数。最后，我们以双线性内插的量子线路为例，说明所提出的QCLA在量子图像处理中的应用。
2021-06-09 cs.AR quant-ph
A New Method For Manipulating Circuits, Application To Quantum Adders
提出操控受控量子电路的新技术，实现基于量子傅里叶变换与纹波进位技术的量子加法器间的门级转译，并设计一种无辅助比特的先行进位量子加法器。
2026-10-06 quant-ph
A Logarithmic Depth Quantum Carry-Lookahead Modulo $(2^n-1)$ Adder
本文提出量子先行进位模 $(2^n-1)$ 加法器QCLMA，通过树结构进位路径将深度从O(n)降至O(log n)，并在IBM Cairo上实现QSFR提升47.21%，以增强NISQ设备上的噪声保真度。
2024-08-02 cs.AR quant-ph
Quantum Plain and Carry Look-Ahead Adders
本文提出了两种用于加法运算的量子网络。一种是改进的量子平面（MQP）加法器，另一种是量子进位先行（QCLA）加法器。MQP加法器是通过对传统量子平面加法器（CQP）的改进而得到的。QCLA加法器是传统数字进位先行加法器的扩展。与CQP加法器相比，本文提出的MQP和QCLA加法器具有以下两个主要优点：第一，与CQP加法器相比，MQP和QCLA加法器具有较少的基本门。其次，MQP和QCLA加法器的处理级的数量少于CQP加法器的处理级的数量。因此，可以提高量子计算机上计算两个数字之和的吞吐量时间。
2002-06-05 quant-ph
Single Spin Logic Implementation of VLSI Adders
在单自旋逻辑（SSL）范例中，利用量子点（qd）和自旋极化扫描隧道显微镜（SPSTM）实现了一些重要的VLSI加法器电路。这些加法器电路之间的一个简单的比较表明，在SSL中的镜像加法器的实现并没有进行任何优势，CMOS加法器的复杂性和数量的量子点，相反的趋势，在他们的电荷为基础的同行。相反，SSL中的传输门加法器、静态和动态曼彻斯特进位门加法器降低了量子点的复杂度和数量，与晶体管加法器中所示的趋势相协调。
2011-11-22 quant-ph
An $Θ(\sqrt{n})$-depth Quantum Adder on a 2D NTC Quantum Computer Architecture
在这项工作中，我们提出了一个加法器的二维NTC架构，旨在匹配许多量子计算技术的架构约束。所选择的架构允许逻辑量子比特在两个维度上的布局，以及仅与最近邻相互作用的单量子比特和双量子比特门的并发执行。建议的加法器工作在三个阶段。在第一阶段，第一列生成求和输出，其他列执行超前进位操作。在第二阶段，这些中间值从一列传播到另一列，为每个寄存器位置的最后进位的计算做准备。在最后一个阶段，除第一列外的每一列都使用此列级进位生成求和输出。加法器的深度和量子位数分别为$Θ(\sqrt{n})$和O（n）。当输入寄存器$n$的长度大于58时，该加法器的执行速度比为一维NTC结构设计的加法器快。
2010-08-30 cs.AR quant-ph
Optimizing T and CNOT Gates in Quantum Ripple-Carry Adders and Comparators
本文优化了量子纹波进位加法器和比较器中的T门与CNOT门，在Clifford+T门集下实现了T深度3n和CNOT深度8n，显著优于原始电路的6n T深度。
2024-05-28 cs.ET quant-ph
An 8-bit carry look-ahead adder with 150 ps latency and sub-microwatt power dissipation at 10 GHz
Reciprocal Quantum Logic将单通量量子超导器件的速度和功率效率与类似于CMOS的设计功能相结合。我们已经证明了一个8位进位前瞻加法器的技术，使用组合门与扇出的四和非本地互连。在6.2GHz时，全有源电路的实测功耗仅为510 nW。在10GHz的时钟速率下，延迟仅为150 ps。
2012-12-12 cond-mat.supr-con quant-ph
A new quantum ripple-carry addition circuit
提出了一种新的线性深度纹波进位量子加法电路。以前的加法电路需要线性的许多辅助量子位;我们的新加法器只使用单个辅助量子位。此外，我们的电路具有较低的深度和较少的门比以前的纹波进位加法器。
2004-10-22 quant-ph
Noise-Resilient and Reduced Depth Approximate Adders for NISQ Quantum Computing
本文面向 NISQ 量子计算提出五种抗噪声且降低深度的近似量子加法器设计，利用直通和单 CNOT 门等低深度方案，在 IBM Qiskit 噪声实验中显著提升保真度。
2024-08-01 cs.AR quant-ph
Approximate encoded permutations and piecewise quantum adders
我们提出了一个范例，用于构建近似的量子线路从可逆的经典电路，操作在许多可能的编码的输入，并发送几乎所有的编码的输入到正确的输出的编码。我们引入了不经意进位跑道，它使用分段加法电路来执行近似编码加法，并减少了$O(\lg \lg n)$加法的渐近深度。我们证明了模整数的陪集表示（Zalka 2006）是一个近似的编码模加法，并且它可以与不经意进位跑道结合使用。我们证明这些近似表示的误差范围，并使用它们来构建2s-补加法器和模加法器的成本比以前的工作中的寄存器大小在实践中相关的较低。
2019-05-21 quant-ph
Design of Efficient Reversible Logic Based Binary and BCD Adder Circuits
在这项工作中，我们提出了一类新的可逆二进制和BCD加法器电路的设计。所提出的设计主要针对辅助输入的数量和垃圾输出的数量进行优化，并且针对量子成本和延迟的可能的最佳值进行设计。首先，我们提出了两种新的可逆纹波进位加法器的设计：（i）一个没有输入进位$c_0$和没有辅助输入位，和（ii）一个输入进位$c_0$和没有辅助输入位。与文献中现有的对应物相比，所提出的没有辅助输入位的可逆纹波进位加法器设计具有更少的量子成本和逻辑深度（延迟）。在这些设计中，量子成本和延迟通过基于可逆Peres门和TR门导出设计来减少。接下来，基于以下两种方法提出了可逆BCD加法器的四种新设计：（i）在二进制模式下执行加法，并在需要时通过检测和校正应用校正以转换为BCD，以及（ii）在二进制模式下执行加法，并始终使用二进制到BCD转换器转换结果。所提出的可逆二进制和BCD加法器可以应用于各种数字信号处理应用，并构成可逆计算的重要设计组件。
2017-12-05 cs.ET quant-ph
Resource analysis of Shor's elliptic curve algorithm with an improved quantum adder on a two-dimensional lattice
本研究提出一种深度最优且空间高效的量子加法器，并基于二维格点架构对Shor椭圆曲线算法进行资源分析，表明破解NIST P-256约需4300个逻辑量子比特，为量子密码分析提供新基准。
2025-10-27 quant-ph
Construction of Boolean Logic Gates Using QFT-Based Adder Architecture
本研究利用基于量子傅里叶变换的加法器电路，通过预处理和后处理构造了五种布尔逻辑门的量子可逆对应物，在输入增加时减少了量子比特数。
2025-04-23 quant-ph
Below-threshold execution of fault-tolerant ripple-carry addition on a trapped-ion quantum computer
University of New Mexico（新墨西哥大学）；Sandia National Laboratories（桑迪亚国家实验室）
该研究在Quantinuum的Helios-1囚禁离子量子计算机上，结合检错码与算法校验实现容错行波进位加法，使1位加法逻辑失败率大幅降低，多位加法器性能提升，长加法器达阈值以上执行。
2026-10-14 quant-ph
Scalable Quantum Reversible BCD Adder Architectures with Enhanced Speed and Reduced Quantum Cost for Next-Generation Computing
本文提出两种优化延迟和量子成本的可逆BCD加法器设计，通过进位跳过技术提升性能，适用于下一代量子计算系统。
2025-12-12 quant-ph
Experimental Implementation of a Quantum Autoencoder via Quantum Adders
Shanghai University（上海大学）；University of the Basque Country UPV/EHU（巴斯克地区大学）；IKERBASQUE, Basque Foundation for Science（巴斯克科学基金会）
量子自动编码器允许通过将原始希尔伯特空间映射到具有相关信息的缩减空间来减少量子计算中的资源量。最近，在量子技术中提出了使用近似量子加法器来实现量子自编码器。在这里，我们在Rigetti云量子计算机中使用多达三个量子位进行了该提议的实验实施。实验结果与理论预测吻合较好，证明了利用量子加法器实现量子自编码器的可行性.
2019-02-14 cond-mat.mes-hall cs.AI cs.LG
The PPKN Gate: An Optimal 1-Toffoli Input-Preserving Full Adder for Quantum Arithmetic
本文提出PPKN门，通过仅使用一个TOFFOLI门和五个CNOT门实现输入保持功能，相较于HNG门在量子成本和逻辑深度上更优，并提出模块化构建n位加法器的架构。
2025-12-16 cs.ET quant-ph
Quantum Multiplier Based on Exponent Adder
提出 QMbead 量子乘法器，通过指数编码、叠加态制备与量子加法实现整数或十进制数相乘，仅需 log_2(n) 个核心量子比特，并在模拟器上以 17 量子比特完成 273 位乘法。
2024-07-07 cs.CC cs.CR math.QA
Optimal Toffoli-Depth Quantum Adder
本文通过探索 160 种进位传播结构组合，证明量子加法器可实现 log n + O(1) 的最优 Toffoli 深度，较现有最佳电路降低近 50%，并给出理论分析与仿真验证。
2024-05-03 cs.ET quant-ph
Improved Quantum Ternary Arithmetics
Qutrit（或三元）结构在许多量子系统中自然出现，特别是在某些非阿贝尔任意子系统中。我们提出了三进制可逆和量子算术的有效电路。我们的主要结果是两个家庭的三进制量子加法器，即纹波进位加法器和超前进位加法器电路的推导。与二进制情况的主要区别是三进制进位的形式更复杂，这导致在通用三进制门集合上实现更高的资源计数。我们的三进制纹波加法器电路具有$O(n)$的电路深度，并且仅使用$1$辅助电路，使其在电路深度和宽度方面都比以前的构造更有效。我们的三进制超前进位电路只有$O(\log\,n)$的电路深度，同时使用$O(n)$辅助电路。我们的方法工作在两个层次上的抽象：在第一级，算术电路的描述给出的门序列，使用各种类型的非Clifford反射。在第二个层次上，我们进一步分解这些反射，从两个quutrit克利福德门和非克利福德门$C(X): |i,j\rangle \mapsto |i, j + δ_{i,2} \mod 3\rangle$或从两个quutrit克利福德门和非克利福德门$P_9=\mbox{diag}(e^{-2 π\, i/9},1,e^{2 π\, i/9})$导出它们。基本门集合的两种选择对应于到两种不同的预期量子计算架构上的两种可能的映射，我们分别称之为元基和超元基。最后，我们开发了一种方法，使用多元多项式在三进制有限域上的对角酉因子，它允许描述可以在超元基上精确实现的门…
2016-06-09 cs.ET quant-ph
Tradeoff between noise and banding in a quantum adder with qudits
本文研究任意维度量子加法器的资源需求，证明受控旋转门数量上界，并揭示噪声下带状限制使恒定深度近似电路更优，同时提出用一维自旋链实现量子加法的方案。
2025-04-08 quant-ph
Ancilla-free Quantum Adder with Sublinear Depth
本研究提出首个无辅助比特的亚线性深度精确量子加法器，基于经典可逆逻辑优化CNOT与Toffoli阶梯算子深度，实现n位数加法深度O(log²n)，并给出量子寄存器递增与加常数的新构造。
2025-08-01 cs.DM quant-ph
Truncated phase-based quantum arithmetic: error propagation and resource reduction
本文提出一种改进的Draper量子加法器，通过将小角度旋转截断到粗粒度水平并配合策略性修正来降低硬件资源需求，在Shor算法分解RSA-2048场景中证明可将量子傅里叶变换截断至π/64，并量化了逻辑资源与魔法态的节省。
2024-07-01 quant-ph
On the realistic worst case analysis of quantum arithmetic circuits
我们提供的证据表明，设计量子线路时通常持有的直觉可能会产生误导。特别是，我们表明：a）减少T-计数可以增加总深度; b）在NISQ电路中用hocTs交换测量可能是有益的; c）相对相位Toffoli ancillae的基于测量的未计算可以构成电路深度的30%; d）面积和体积成本度量可能误报资源分析。我们的研究结果假设量子比特现在是，将来也仍然是一种非常稀缺的资源。结果适用于NISQ和QECC保护电路。我们的方法使用多种方式将Toffoli门分解为Clifford+T门。我们说明我们的方法在加法和乘法电路使用纹波进位。作为一个副产品的结果，我们系统地表明，对于一个实际的显着范围内的电路宽度，纹波进位加法电路比超前进位加法电路更资源有效。这些方法和电路在开源QUANTIFY软件中实现。
2021-01-12 cs.ET quant-ph
Towards Deploying Optimistic Quantum Fourier Transforms: An Architecture-Algorithm Co-Design Study
QuEra Computing Inc.（QuEra Computing公司）
本文研究了在可重构中性原子硬件上基于表面码容错执行模型的乐观量子傅里叶变换架构-算法协同设计，提出热区架构以动态路由资源包，分析不同热区数量对并行性和延迟的影响，并识别算法-架构瓶颈。
2026-05-14 quant-ph
Quantum hardware noise learning via differentiable Kraus representation on tensor networks
JIJ Inc.（JIJ公司）
本文提出通过可微Kraus算符学习量子硬件噪声，利用矩阵乘积密度算符模型模拟电路，并在IBM Fez处理器上验证了方法的有效性，展示了其在不同电路中的泛化能力。
2026-04-22 quant-ph
Resource-Scalable Fully Quantum Metropolis-Hastings for Integer Linear Programming
Universidad Complutense de Madrid（马德里康普顿斯大学）；Universidad Politécnica de Madrid（马德里理工大学）
本文提出一种完全量子Metropolis-Hastings算法，用于高效解决整数线性规划问题，通过相干随机游走和可逆量子电路实现线性资源扩展。
2026-02-11 cond-mat.stat-mech quant-ph
