Development of SyReC based expandable reversible logic circuits
可逆计算由于其各种各样的承诺而获得了研究人员的高度兴趣。可逆逻辑的一个突出优点是，在手头有许多可逆门的情况下降低了功耗，设计可逆电路（组合电路）已经得到了应有的关注和成就。一个建议的语言描述可逆电路，即SyReC，也到位。剩下的是软件工具，这将有助于通过模拟进行可逆电路合成。从最小的可逆电路实现的SyReC语句和表达式开始，我们采用分层的方法来开发一个完整的可逆电路，完全从它的SyReC代码。我们把它作为一个软件工具来实现。该工具允许用户根据其输入的位宽度来扩展选择的可逆电路。本文还提出了可逆电路展开的背景方法。此外，用户可以使用该工具来观察扩展对所产生的成本的影响，包括线路数量、门数量和量子成本的增加。不仅从分析的角度来看，而且因为成本取决于用于扩展的方法，所以观察成本相对于扩展规模的变化是重要的。本论文亦提出一种可逆式电梯控制器之电路设计（组合式）及相关成本.其目的是强调使用所提出的方法是设计定制的电路。
2014-03-11 cs.AR
Design of a Ternary Edge-Triggered D Flip-Flap-Flop for Multiple-Valued Sequential Logic
大型计算机系统的开发需要组合电路和时序电路。寄存器和计数器是时序电路的两个重要例子，它们广泛应用于CPU等实际应用中。时序逻辑的基本元素是触发器，它存储一个输入值并返回两个输出（Q和Q_bar）。本文提出了一种创新的三值D触发器，它提供了电路设计人员定制他们的设计，消除输出之一，如果它是不需要的。新设计的这一独特功能与以前提出的结构相比，可显著降低功率。采用HSPICE和45 nm CMOS工艺对设计进行了仿真和测试。
2017-03-10 cs.AR
Sequential Circuits Synthesis for Rapid Single Flux Quantum Logic Based on Finite State Machine Decomposition
快速单通量量子（RSFQ）逻辑由于提供超快速和节能的电路而在一些专业领域中取代互补金属氧化物半导体（CMOS）逻辑是有前途的技术。为了实现大规模集成设计，需要专门用于RSFQ逻辑的电子设计自动化（EDA）工具，这是由于与CMOS逻辑相比，RSFQ逻辑在逻辑类型、时序约束和电路结构方面的差异。逻辑综合是将行为电路描述转换为电路网表的关键，通常结合组合电路和时序电路综合。对于RSFQ逻辑，时序电路综合是具有挑战性的，特别是对于具有反馈回路的非线性时序块。因此，本文提出了一种基于有限状态机（FSM）分解的时序电路综合算法，该算法在保证设计功能的同时，降低了成本，提高了RSFQ电路的性能。此外，我们提出的反馈逻辑和2位计数器的综合过程，以证明所提出的算法是如何运作的，和ISCAS89基准电路显示我们的方法的能力，以综合大规模时序电路。
2022-08-22 cs.AR
Design Automation for Binarized Neural Networks: A Quantum Leap Opportunity?
University of Bologna（博洛尼亚大学）；ETH Zurich（苏黎世联邦理工学院）
一般来说，设计自动化，尤其是逻辑合成，可以在设计特定于应用的二值化神经网络（BNN）方面发挥关键作用。本文提出了一种用于超低功耗近传感器处理的纯组合BNN的硬件设计和综合。我们利用BNN模型带来的主要机会，主要包括逻辑逐位运算和整数计数和比较，将超低功耗深度学习电路推向传感器，并将其与二值化混合信号图像传感器数据耦合。我们分析的面积，功率和能量指标的BNN合成的组合网络。我们在GlobalFoundries 22nm SOI技术中的合成结果显示，用于实现具有32x32二进制输入传感器感受野和在设计时固定的权重参数的组合BNN的硅面积为2.61mm2。这比具有可重新配置参数的合成网络小2.2倍。相对于其他类似的深度学习近传感器处理技术，我们的方法具有10倍的能效。
2017-11-21 cs.AR cs.CV cs.NE
Algorithms and Hardware for Efficient Processing of Logic-based Neural Networks
本文提出一种将基于固定功能组合逻辑的神经网络编译映射到逻辑处理器的优化方法，结合图划分与调度算法，在VGG16上实现比XNOR加速器高25倍的推理吞吐量。
2023-04-13 cs.AR
An Improved Structure Of Reversible Adder And Subtractor
在今天的世界上，每天都有一种比其前身更快、更小、更复杂的新技术被开发出来。封装到传统系统芯片上的晶体管数量的增加导致功耗增加，这就是为什么可逆逻辑由于其散热特性较少而引起研究人员的注意。可逆逻辑可以应用于诸如量子计算、光计算、量子点细胞自动机、低功率VLSI电路、DNA计算等应用。本文给出加法器、加法器和奇偶保持加法器的可逆组合电路。本文提出的电路采用费曼门、双费曼门和多路复用门设计，在量子代价、垃圾输出和总逻辑计算方面优于文献中已有的电路。
2013-06-08 cs.AR
Top-Down Transaction-Level Design with TL-Verilog
事务级Verilog（TL-Verilog）是SystemVerilog的一个扩展，它支持一种新的设计方法，称为事务级设计。在该方法中，事务是移动通过诸如流水线、仲裁器和队列的结构的实体。事务可以是机器指令、分组的微片或存储器读/写。对事务进行操作的事务逻辑（如包头解码或指令执行）可以放置在事务流的任何位置。工具产生逻辑来通过它们的流携带信号以缝合事务逻辑。我们实现了一个小的TL-Verilog流组件库，我们说明了这些组件的使用自顶向下的设计方法。我们构造一个假设的微架构简单地通过实例化组件。在由这些组件创建的流中，我们添加组合事务逻辑，使验证活动和性能评估能够开始。然后，我们通过在其流程中定位事务逻辑来改进模型，以产生高质量的寄存器传输级（RTL）实现。
2018-11-05 cs.AR
On the likelihood of multiple bit upsets in logic circuits
在纳米技术中，软错误对电路的可靠性有显著的影响。在架构级别，软错误通常由概率位翻转模型来建模。在开发这种抽象故障模型时，要考虑的一个重要问题是由粒子撞击引起的多个比特错误的可能性。这种可能性在存储器中已经得到了很大程度的研究，但在逻辑电路中还没有得到同样程度的理解。在本文中，我们试图量化的可能性，一个单一的瞬态事件可能会导致多个位错误的组合门和触发器组成的逻辑电路。特别是，我们计算的条件概率的多个位翻转给定的一个单一的位翻转的瞬态的结果。为了计算这个条件概率，我们使用蒙特卡罗技术，其中使用详细的布局后电路模拟生成的样本。我们在ISCAS'85基准测试和一些其他电路上的实验表明，这个条件概率是相当显著的，可以高达0.31。因此，我们得出结论，必须考虑多个位翻转，以获得一个现实的软错误的架构故障模型。
2014-01-06 cs.AR
An Improved Majority-Logic Decoder Offering Massively Parallel Decoding for Real-Time Control in Embedded Systems
本文提出了一种易于实现的RM（r，m）（m >= 3，m/2 >= r >= 1）码的硬判决多数逻辑译码算法。所提出的算法优于最知名的多数逻辑解码算法，并提供高度并行解码。这一结果对于嵌入式系统中的安全和时间关键型应用具有特别重要的意义。一个简单的组合电路可以执行所提出的解码。特别是，我们展示了如何我们的解码器的三个纠错码RM（2，5）的尺寸为16和长度为32可以实现在硬件上。
2013-10-23 cs.AR cs.DM cs.ET
Efficient Approaches for Designing Fault Tolerant Reversible Carry Look-Ahead and Carry-Skip Adders
组合或经典逻辑电路会为丢失的每一位信息散热。当输入向量不能从其对应的输出向量恢复时，信息丢失。可逆逻辑电路仅实现在其输入和输出向量之间具有一对一映射的功能，因此自然地负责加热。近年来，可逆逻辑设计成为低功耗电路设计的一个重要研究方向，在低功耗CMOS电路设计、数字信号处理和纳米技术等领域得到了广泛的应用。本文提出了设计容错可逆快速加法器的有效方法，实现了超前进位和跳跃进位逻辑。所提出的高速可逆加法器包括用于实现其基本构建块的双稳态门。该门是普适的和奇偶保持的。它允许任何故障，影响不超过一个信号容易检测电路的主要输出。它也已被证明，所提出的设计提供了更少的硬件复杂性，是有效的门数，垃圾输出和恒定输入比现有的同行。
2010-08-19 cs.AR
Multiple-Valued Logic Circuit Design and Data Transmission Intended for Embedded Systems
本论文提出新颖的三值电路，旨在降低能量以节省电池消耗。所提出的设计包括八个三进制逻辑门，三个三进制组合电路，和六个三进制算术逻辑单元。本论文在减少使用的电晶体数量、利用能量效率高的电晶体配置（如传输闸）与施加双电源电压之间，取得最佳的折衷，以达成其目标。所提出的设计相比，最新的三进制电路使用HSPICE模拟器不同的电源电压，不同的温度，和不同的频率。仿真结果证明了所提出的设计的有效性。结果表明，所提出的设计的优势，减少了超过73%的晶体管数量的THA和超过88%的能源消耗的STI，TNAND，TDecoder，TMUX，THA和TMUL，分别。此外，噪声抗扰度曲线和主要工艺变化，TOX，CNT直径，CNT计数，和沟道长度的蒙特卡罗分析，进行了研究。
2022-11-08 cs.AR cs.ET
The Tiny Median Filter: A Small Size, Flexible Arbitrary Percentile Finder Scheme Suitable for FPGA Implementation
提出一种低资源、高灵活性的 Tiny Median Filter，可在 FPGA 上实现任意百分位数及最大/最小值查找，支持不规则窗口并保持高主频与规则流水时序。
2024-12-03 cs.AR
C-SAR: SAT Attack Resistant Logic Locking for RSFQ Circuits
随着半导体技术的发展，亿亿次计算及其相关应用对效率的要求越来越高。基于半导体晶体管的电路（STbC）一直在努力提高GHz频率。作为STbC的替代品，超导电子（SCE）技术有望以超低功耗实现更高的时钟频率。快速单通量量子（RSFQ）电路的理论潜力为三个数量级的功率降低，同时工作在时钟频率高于100 GHz。虽然半导体技术中的安全性已经得到了广泛的研究和发展，但超导领域的安全性设计仍需要领域的关注。本文提出了一种基于布尔可满足性（SAT）的超导电子电路保护算法C-SAR。SAT攻击是一种可以破解所有现有组合逻辑锁技术的攻击。C-SAR通过增加密钥搜索空间和延长攻击输入的时钟周期来免疫SAT攻击。即使在C-SAR最坏的情况下，面对S-SAT这种特殊设计的SAT攻击，C-SAR也能使攻击代价先随密钥位数呈指数增长，然后随DFF阵列长度呈线性增长。我们在这项工作中表明，C-SAR的成本是可控的，因为它只作为密钥位的函数线性增加。
2023-01-25 cs.AR cs.CR cs.LO
Acceleration for Timing-Aware Gate-Level Logic Simulation with One-Pass GPU Parallelism
针对 GPU 上 VLSI 门级时序仿真的并行同步与数据传输瓶颈，提出基于波形的单遍 GPU 并行方法及动态数据结构，并在工业级开源基准上验证其加速效果。
2023-04-26 cs.AR cs.DC cs.DS
GENIAL: Generative Design Space Exploration via Network Inversion for Low Power Algorithmic Logic Units
Huawei, Switzerland（华为，瑞士）
本文提出GENIAL框架，通过两阶段训练的Transformer代理模型及其逆向搜索，自动生成低功耗算术单元编码，在AI工作负载下实现乘法器开关活动最高节省18%，并验证了其在有穷状态机等更广泛逻辑功能上的适用性。
2025-11-06 cs.AI cs.AR cs.LG
