Reversible Computing with Fast, Fully Static, Fully Adiabatic CMOS
为了提高通用数字计算的能量效率，使其远远超出适用于传统数字电路的热力学限制，将需要利用可逆计算的原理。自20世纪90年代初以来，人们已经知道，基于绝热开关的可逆计算在CMOS中是可能的，尽管文献中几乎所有的"绝热" CMOS逻辑系列实际上都不是完全绝热的，这限制了它们可实现的节能。第一个实现真正的完全绝热操作的CMOS逻辑风格，如果泄漏是可忽略的（CRL）不是完全静态的，这导致了一些实际的工程困难，在某些非理想的存在。后来，“静态”绝热逻辑家族被描述，但它们实际上不是完全绝热的，或者完全静态的，并且慢得多。在本文中，我们描述了一个新的逻辑家庭，静态2级绝热逻辑（S2LAL），这是，据我们所知，第一个CMOS逻辑家庭，这是完全静态的，真正的，完全绝热（模泄漏）。此外，我们认为，S2LAL是最快的此类系列（在全流水线时序电路中），每个逻辑级的延迟为一个"tick"（过渡时间），最小时钟周期（启动间隔）为8个tick。S2LAL要求提供8相梯形电源时钟波形（加上恒定电源和接地参考）。我们认为，如果在一个适当的制造过程中实施，旨在积极减少泄漏，S2LAL应该能够证明一个更高水平的能源效率比任何其他基于晶闸管的数字逻辑家族今天已知的。
2020-09-02 cs.AR cs.ET
Low-Energy and CPA-Resistant Adiabatic CMOS/MTJ Logic for IoT Devices
物联网（IoT）设备数量的巨大增长使人们更加关注IoT设备的能效和安全性。在本文中，我们将为低能耗和抗相关功率分析（CPA）的物联网设备提供一种设计级非易失性绝热架构。用CMOS集成电路构造的IoT设备遭受高动态能量和泄漏功率。为了解决这个问题，我们研究了绝热逻辑和STT-MTJ（自旋转移力矩磁隧道结），以减少动态能量和泄漏功率。此外，CMOS集成电路遭受侧沟道泄漏，使得它们不安全，免受功率分析攻击。我们再次期待绝热逻辑设计具有均匀功耗的安全电路，从而抵御功耗分析攻击。我们已经开发了一种混合绝热MTJ架构，使用两相绝热逻辑。我们发现，与CMOS电路相比，混合绝热MTJ电路是低能量和安全的。作为一个案例研究，我们已经构建了一轮PRESENT，并在25 MHz的频率下节省了64.29%的能量。此外，我们对我们提出的设计进行了相关功率分析攻击，并确定密钥被隐藏。
2021-06-15 cs.AR cs.CR cs.ET
Design of Adiabatic MTJ-CMOS Hybrid Circuits
随着电池供电的便携式设备需求的增加，低功耗设计是必要的。在许多这样的设备中，操作速度不如电池寿命重要。使用纳米器件的逻辑存储器结构和绝热设计分别是降低静态和动态功耗的两种方法。磁性隧道结（MTJ）是一种新兴的技术，当结合CMOS用于存储器中的逻辑结构时具有许多优点。本文介绍了一种新颖的绝热混合MTJ/CMOS结构，并将其用于AND/NAND、XOR/XNOR和1位全加器电路的设计。我们使用HSPICE模拟的设计与32纳米CMOS工艺，并比较它与非绝热混合MTJ/CMOS电路。所提出的绝热MTJ/CMOS全加器设计与以前的MTJ/CMOS全加器相比，功耗降低了7倍以上。
2017-08-25 cs.AR cs.ET
A Logic Simplification Approach for Very Large Scale Crosstalk Circuit Designs
串扰计算，涉及纳米级金属线之间的工程干扰，提供了一个新的视角，通过与CMOS共存的缩放。通过电容操作和创新的电路风格，不仅可以实现原始门，而且可以实现具有巨大增益的自定义逻辑单元，如加法器，减法器。我们的模拟显示，在16 nm下，CMOS定制设计的密度和功耗优势超过5倍[1]。本文介绍了串扰电路的类型和利用现有EDA工具流程进行大规模电路综合的关键方法。我们建议通过增加两个额外的步骤来操纵CMOS合成流程：通过逻辑简化和串扰门映射将门级网表转换为串扰实现友好的网表，以及包含用于自动放置和布局的自定义单元库。我们的逻辑简化方法首先将Cadence生成的结构化网表转换为布尔表达式，然后使用多数合成工具来获得多数函数，该多数函数进一步用于简化串扰友好实现的函数。我们比较我们的方法的逻辑简化CMOS和多数逻辑为基础的方法。串扰电路与通常应用于量子细胞自动机技术的多数合成有一些相似之处。然而，我们的调查表明，通过密切关注串扰的核心电路风格，大多数好处可以实现。在最好的情况下，我们的方法显示出36%的密度提高了多数合成MCNC基准。
2019-04-05 cs.ET
Spintronic logic: from transducers to logic gates and circuits
本文综述自旋电子逻辑从逻辑门到电路的开放挑战，指出换能器会制约混合CMOS-自旋电子系统的性能与能耗，提升换能器效率是实现竞争性系统的关键。
2024-01-18 cs.ET
Multi-contact Phase Change Toggle Logic Device Utilizing Thermal Crosstalk
相变存储器（PCM）是一种新兴的高速、高密度、高耐久性和可扩展的非易失性存储器技术，其利用诸如Ge2Sb2Te5（GST）的硫属化物材料的非晶相和结晶相之间的大电阻率对比。除了用作独立存储器之外，对于在CMOS层上集成PCM器件以用于存储器中的计算和类脑计算的兴趣也在增长。存储器控制器的大CMOS开销是用于此目的的限制因素。将路由、多路复用和逻辑等功能转移到存储器层可以大幅降低CMOS开销，从而可以在传统CPU上集成数百GB的PCM存储。在这项工作中，我们提出了计算分析的相变器件的概念，可以执行切换操作。使用两种物理机制来实现切换功能：（i）由于不同写入触点对之间的非晶化而导致的不同读取触点的隔离，以及（ii）熔融区域与先前非晶化区域之间的热串扰。当与CMOS晶体管连接时，具有六个触点的相变器件可以被实现为切换触发器、多路复用器或解复用器。在这里，我们演示了该器件作为具有5个晶体管的切换触发器的操作，与传统CMOS替代品相比，需要约50%的占地面积，并具有非易失性的额外优势。
2019-03-29 cs.ET
FPGA Synthesis of Ternary Memristor-CMOS Decoders
寻找忆阻器-CMOS逻辑门的兼容应用仍然是难以捉摸的，因为数据密度的好处被缓慢的开关速度和电阻耗散所抵消。有源微显示器通常优先考虑像素密度（以及分辨率）而不是速度，其中最广泛使用的刷新率在25-240 Hz之间。因此，忆阻器-CMOS逻辑对于有源矩阵显示器中的外围IO逻辑是有希望的适合。本文设计并实现了一个三值1-3行译码器和一个三值2-9行译码器，用于对一个七段LED显示屏进行编程。SPICE仿真在50 nm工艺中进行，解码器在Altera Cyclone IV现场可编程门阵列（FPGA）开发板上进行合成，该开发板实现了Quartus II中设计的三元忆阻器模型。我们比较我们的硬件结果，二进制编码的十进制（BCD）到七段显示器解码器，并显示我们的忆阻器CMOS方法减少了约6倍的总IO功耗的一个因素，在最大合成频率为293.77 MHz。虽然速度大约是原生内置BCD到7解码器的一半，但典型微显示器相对较慢的刷新率表明这是一个可容忍的权衡，这促进了数据密度超过速度。
2021-04-21 cs.ET
Hardware emulation of stochastic p-bits for invertible logic
几乎所有的逻辑和存储设备的共同特点是，它们使用稳定的单位来表示0和1。一个完全不同的范例是基于三端随机单元，可以被称为“p比特”，其中输出是一个随机电报信号，连续波动在0和1之间，具有可调的平均值。p比特可以互连以接收来自网络中其他比特的加权贡献，并且这些加权贡献可以被选择为不仅解决优化和推理的问题，而且以反转模式实现精确的布尔函数。布尔门的这种反向操作特别引人注目：它们提供与给定输出一致的输入，以及对给定输入集的唯一输出。现有的精确可逆逻辑的演示是有趣的，但是这些在计算机模拟中观察到的惊人特性会延续到硬件实现中吗？本文使用单独的微控制器来模拟p位，我们提出了一个4位纹波进位加法器与48个p位和一个4位乘法器与46个p位工作在反相模式作为因式分解器的结果。我们的研究结果构成了用纳米器件实现p位的第一步，如随机磁性隧道结。
2017-09-12 cs.ET
Kinetic Inductors Enable Reversible Logic
Zettaflops LLC（Zettaflops有限责任公司）
研究可逆逻辑在商业系统中未扩展的问题，通过CMOS转换框架评估，结合多种模型和方法，确定电感损耗限制，表明高能量密度动态电感可助力扩展，还给出评估其可行性及潜在益处的方法。
2026-07-14 cs.AR cs.ET
Material Targets for Scaling All Spin Logic
全自旋逻辑器件具有非易失性、超低工作电压、高逻辑效率和高密度集成等优点，是增强和补充CMOS集成电路计算能力的理想器件。然而，与CMOS晶体管相比，实现更低能量延迟产品性能的途径目前尚不清楚。我们表明，缩放和工程的纳米磁性材料和接口是实现自旋逻辑器件，可以超越CMOS晶体管的能量延迟性能的关键。通过验证随机纳米磁性和矢量自旋输运数值模型，我们推导出纳米磁体和通道的目标材料和界面特性。我们确定了有前途的新方向材料工程/发现集中在系统缩放磁各向异性（Hk）与饱和磁化强度（Ms），使用垂直磁各向异性，和界面自旋混合电导的铁磁体/自旋通道接口（Gmix）。我们提供了系统的目标缩放自旋逻辑能量延迟产品对2 aJ.ns的能量延迟产品，理解纳米磁体的随机噪声。
2012-12-13 cond-mat.mes-hall cond-mat.mtrl-sci cs.ET
Resistive Threshold Logic
我们报告了一个基于电阻的阈值逻辑家族，可用于在VLSI中模拟大脑大变量逻辑功能。提出了一种基于模拟电阻分压器和阈值逻辑电路的通用布尔逻辑单元。电阻分压器使用忆阻器来实现，并且提供输出电压作为输入电压的加权乘积的总和。电阻分压器的输出通过CMOS反相器和/或运算放大器实现的阈值操作转换为二进制值。提出了一种通用的单元结构，以降低整体实现的复杂度和组件的数量。当输入变量的数目变得非常高时，与基于CMOS的逻辑电路相比，所提出的单元提供了更小的面积和设计简单的优点。
2013-08-01 cs.AR cs.ET
Ultra-low Energy, High-Performance Dynamic Resistive Threshold Logic
提出了一种基于非易失性电阻存储器的动态电阻阈值逻辑（DRTL）设计。阈值逻辑门（TLG）执行多个输入乘以固定权重集的求和，并将该和与阈值进行比较。DRTL采用电阻存储器元件来实现权重和阈值，而紧凑的动态CMOS锁存器用于比较操作。由此产生的DRTL门作为一个低功耗，可配置的动态逻辑单元，可用于构建完全流水线，高性能的可编程计算块。这种DRTL设计中的多个级可以使用基于电阻开关的节能低摆幅可编程互连网络来连接。由于采用了基于存储器的紧凑逻辑和互连设计以及高速的动态流水线操作，DRTL与基于查找表的CMOS FPGA相比，在能量延迟积方面有两个数量级以上的改善。
2013-08-08 cond-mat.dis-nn cs.AR cs.ET
Experimental Demonstration of an On-Chip CMOS-Integrated 3T-1MTJ Probabilistic Bit -- A P-Bit
Birck Nanotechnology Center（伯克纳米技术中心）
本文提出了一种基于CMOS集成3T-1MTJ的P-比特，通过3个晶体管和1个sMTJ实现铁路到铁路的随机输出，为在CMOS芯片上实现大规模概率计算架构奠定基础。
2026-04-27 cs.ET
CMOS-Memristor Dendrite Threshold Circuits
非线性神经元模型克服了神经元的线性二进制模型的局限性，即不能计算线性不可分离的函数，如XOR。虽然在以前的研究中报道了几种基于树突阈值的生物学上合理的模型，但这种非线性神经元模型的硬件实现仍然是一个悬而未决的问题。本文提出了一种实现逻辑枝晶尖峰和饱和型非线性响应的电路设计。提出的树突细胞被用来建立异或电路和强度检测电路，由不同的树突细胞的饱和和尖峰响应的组合。树突单元使用一组忆阻器、齐纳二极管和CMOS“非”门来设计。在电路板上对电路进行了设计、分析和验证。
2016-09-16 cs.ET
Experimental Demonstration of Probabilistic Spin Logic by Magnetic Tunnel Junctions
最近提出的概率自旋逻辑提出了有前途的解决方案，新的计算应用。多个情况下的实现，包括可逆逻辑门，已经通过模拟进行了数值研究。在这里，我们报告了一个基于磁隧道结的概率自旋逻辑的硬件实现的实验演示。
2019-09-19 cond-mat.mes-hall cs.ET
Memristive Threshold Logic Circuit Design of Fast Moving Object Detection
Griffith University（格里菲斯大学）；Enview Research and Development Laboratories（Enview研发实验室）；Nazarbayev University（纳扎尔巴耶夫大学）
运动物体的实时检测涉及模板图像中的特征的记忆以及它们与测试图像中的特征的比较。在高采样率下，这样的技术面临高算法复杂度和组件延迟的问题。我们提出了一种新的基于阻变的阈值逻辑单元，它对模板图像的像素进行编码。该单元包括分压器电路，该分压器电路对布置在单节点阈值逻辑网络中的忆阻器的电阻进行编程，并且使用CMOS反相器门将输出编码为二进制值。当测试图像被施加到模板编程的单元时，各个像素中的失配被视为单元的输出电压的变化。与CMOS等效实现相比，该单元在面积、漏电流、功耗和延迟等方面都有明显的改善。
2014-10-06 cs.AR cs.CV cs.ET
Optimized Implementation of Memristor-Based Full Adder by Material Implication Logic
最近，基于忆阻器的应用和电路受到越来越多的关注。此外，忆阻器还应用于逻辑电路设计中。材料蕴涵逻辑是忆阻器的主要研究领域之一。提出了一种基于材料蕴涵逻辑的忆阻全加器优化设计。与典型的基于CMOS的8位全加器相比，该设计需要27个忆阻器和更小的面积。该全加器仅需184个计算步，比原全加器的设计速度提高了20%。
2015-01-03 cs.ET
Complexity Analysis of Reversible Logic Synthesis
可逆逻辑电路是实现超低功耗以及诸如量子计算等突出的后CMOS计算技术的必要构造。因此，使用基本可逆逻辑门的布尔函数的自动合成在最近受到了显著的研究关注，创建了可逆逻辑合成的领域。本文研究了可逆逻辑综合的复杂性。分别研究了有界辅助和无辅助的最优综合方法。这两种情况的计算复杂性都与已知/假定的困难问题有关。最后，实验进行了基于最短路径的可逆逻辑综合方法和（0-1）ILP为基础的配方。
2014-06-24 cs.ET
Physics-Based Models for Magneto-Electric Spin-Orbit Logic Circuits
自旋电子器件由于其能量效率和与CMOS的兼容性，是一种有前途的超CMOS器件选择。为了准确地捕捉它们的多物理动力学，需要严格处理自旋和电荷以及它们之间的相互转换。在这里，我们提出了基于物理的设备模型的基础上的4x 4矩阵的自旋轨道耦合部分的磁电自旋轨道（MESO）设备。基于Landau-Lifshitz-Gilbert（LLG）和Landau-Khalatnikov（LK）方程，提出了一个更严格的铁电和磁电开关的物理模型。在SPICE电路仿真环境中实现了组合模型，仿真结果表明MESO实现的可行性和缓冲器，振荡器和多数门的功能操作。
2021-10-21 cond-mat.mes-hall cs.ET physics.app-ph
Routability in 3D IC Design: Monolithic 3D vs. Skybridge 3D CMOS
传统的2D CMOS技术正在达到基本的缩放极限，并且互连瓶颈正在主导集成电路（IC）的功率和性能。虽然使用硅通孔或单片层间通孔的3D IC技术可以缓解其中的一些挑战，但它们遵循与2D CMOS类似的布局和布线思维方式。这不足以满足高密度3D IC中的布线要求，甚至在大规模设计中导致严重的布线拥塞，限制了其优势和可扩展性。Skybridge是最近提出的一种依赖于垂直纳米线的细粒度3D IC结构，它为缩放提供了范式转变，同时解决了相关的3D连接和可制造性挑战。Skybridge的核心结构组件实现了具有垂直组合逻辑门的新型3D IC设计方法，并提供了比传统2D和3D IC更大的布线灵活性，从而带来更大的优势和未来的可扩展性。在本文中，我们提出了一种方法，使用相关指标来评估和量化Skybridge与最先进的晶体管级单片3D IC（T-MI）和2D在可布线性及其对大规模电路的影响方面的优势。这是通过一个新的设备到系统的设计流程与商业CAD工具，我们开发的16纳米节点的大规模Skybridge IC设计。对标准基准电路的评估表明，Skybridge的布线需求比T-MI低1.6倍，所有金属层都没有布线拥塞（布线需求与资源之比< 1）。Skybridge的这种3D布线能力与紧凑的垂直栅极设计相结合，转化为比2D CMOS低3倍的功耗和高11倍的密度，而TLM-3DIC方法仅比2D CMOS节省高达…
2016-05-05 cs.ET
Ground-State Probabilistic Logic with the Simplest Binary Energy Landscape for Probabilistic Computing
National University of Singapore（新加坡国立大学）；National Yang-Ming Chiao Tung University（阳明交通大学）
本文提出基于二进制能量景观的基态概率逻辑模型，利用Ising模型单元实现多体相互作用，通过概率电路验证了其在算术任务中的应用，展示了其在高性能量逻辑设计中的潜力。
2023-11-01 cs.ET physics.app-ph
A Hybrid FeMFET-CMOS Analog Synapse Circuit for Neural Network Training and Inference
提出了一种基于铁电-金属场效应管的模拟突触电路，其权重精度可达6位。该电路由仅在训练期间使用的易失性最低有效位（LSB）和用于训练和推断的非易失性最高有效位（MSB）组成。该设计工作在1.8V逻辑兼容电压下，提供10^10个耐久周期，仅需250 ps更新脉冲。使用所提出的突触训练的LeNet变体在MNIST上实现了98.2%的准确率，仅比具有相同位精度的相同网络的理想实现低0.4%。此外，所提出的突触提供的改进高达26%的面积，44.8%的泄漏功率，16.7%的LSB更新脉冲持续时间，和两个数量级的耐久性周期相比，最先进的混合突触电路。我们提出的突触可以扩展到8位设计，使类似VGG的网络在CIFAR-10上实现88.8%的准确度（仅比相同网络的理想实现低0.8%）。
2020-04-01 cs.ET
Reversible Logic Circuit Complexity Analysis via Functional Decomposition
可逆计算在几种后CMOS技术的背景下越来越重要，其中最突出的是量子计算。可逆逻辑综合的关键理论问题之一是门数的上界。与已知的界相比，最优综合方法得到的结果要少得多，本文将这一问题与经典布尔函数的乘法复杂性分析联系起来。我们探讨了放松辅助的可能性，如果这种方法使上限更紧。我们的结果是否定的。理论上，通过使用变换和通过从异积和（ESOP）公式开始的无辅助合成方法分别对于变量$n$的数目是$< 8$和其它的情况保持用于实现最少门计数的合成方法。
2016-03-21 cs.ET
SFQmap: A Technology Mapping Tool for Single Flux Quantum Logic Circuits
单通量量子（SFQ）逻辑由于其在提供高性能和高能效电路方面的优势，在高速和低功耗应用中有望取代CMOS逻辑。然而，开发有效的电子设计自动化（EDA）工具，满足SFQ电路的特殊特性和要求，如深度最小化和路径平衡，是必不可少的自动化设计大型SFQ电路的整个过程。本文提出了一种新的工艺映射工具SFQmap，它提供了优化方法，首先最小化映射SFQ电路的电路深度和路径平衡开销，然后最小化映射SFQ电路的最坏情况级延迟。与最先进的技术映射器相比，SFQmap将深度和路径平衡开销分别平均降低了14%和31%。
2019-01-03 cs.ET quant-ph
ATOMIC: Automatic Tool for Memristive IMPLY-based Circuit-level Simulation and Validation
本文提出自动化工具ATOMIC，用于基于忆阻器IMPLY逻辑的存内处理阵列（PIA）电路级仿真与验证，以填补该领域公开CAD工具的空白并大幅缩短开发时间。
2024-10-21 cs.ET
Weighted p-bits for FPGA implementation of probabilistic circuits
概率自旋逻辑（Probabilistic spin logic，PSL）是最近提出的一种计算范式，它基于称为概率位（probabilistic bits，p-bits）的不稳定随机单元，这些单元可以相互关联以形成概率电路（probabilistic circuits，p-circuits）。这些p-电路可以用来解决优化、推理的问题，也可以在“反向”模式下实现精确的布尔函数，其中给定的布尔电路可以反向操作以找到与给定输出一致的输入组合。在本文中，我们提出了一个可扩展的FPGA实现这样的可逆p-电路。我们实现了一个“加权”的p位，结合随机单位与本地化的内存结构。我们还提出了一个广义瓦片的加权p位的一大类可逆布尔逻辑以外的问题可以映射，以及如何可逆性可以应用到有趣的问题，如NP-完全子集求和问题，通过解决这个问题的一个小实例在硬件。
2018-11-01 cs.ET
Charge-based superconducting digital logic family using quantum phase-slip junctions
主要涉及约瑟夫森结的超导数字计算系统正被积极地寻求作为用于千万亿次和亿亿次计算机的基于CMOS的技术的高性能和低能耗替代方案，尽管在克服实际实现这些技术的障碍方面仍然存在若干挑战。在本文中，我们提出了另一种超导逻辑结构：量子电荷为基础的逻辑电路使用量子相位滑移结，这已被确定为双设备约瑟夫森结。利用量子相位滑移的逻辑实现的基本原则，提出了在模拟的帮助下，SPICE模型，已开发的量子相位滑移结构。介绍了构成复杂逻辑电路设计模块的电路元件。两种不同的逻辑门设计：或门和异或门，以展示使用的积木介绍。
2018-01-02 cond-mat.supr-con cs.ET physics.app-ph
Cascaded Logic Gates Based on High-Performance Ambipolar Dual-Gate WSe2 Thin Film Transistors
本文制备了高性能WSe2双极性双栅晶体管，首次实现低静态功耗的可级联TMD逻辑门，并验证了其大噪声容限及VT-drop电路潜力，为低功耗高速灵活逻辑电路奠定基础。
2023-05-02 cond-mat.mtrl-sci cs.ET eess.SP
Solving Boltzmann Optimization Problems with Deep Learning
US Naval Academy（美国海军学院）；Laboratory for Physical Sciences（物理科学实验室）
针对高性能计算能效增长遇阻的问题，本文提出结合深度神经网络与随机森林的新方法，高效求解Ising模型的误差最小化优化问题，还给出将玻尔兹曼概率优化转化为监督学习问题的流程。
2024-01-30 cs.ET cs.LG math.OC
PBMap: A Path Balancing Technology Mapping Algorithm for Single Flux Quantum Logic Circuits
本文提出了一种路径平衡技术映射算法，它是一种新的算法，用于生成给定布尔网络的映射解，使得网络中每个门的扇入门之间的平均逻辑电平差最小。在直流偏置单通量量子（SFQ）电路中，需要采用路径平衡技术来保证电路的正确工作，而在CMOS电路中，路径平衡技术有助于降低电路的冒险问题。本文提出了一种基于动态规划的路径平衡技术映射算法，该算法能为具有树结构的直流偏置SFQ（例如快速SFQ或RSFQ）电路生成最优解，并能为具有一般有向无环图（DAG）结构的电路提供有效的启发式算法。实验结果表明，我们的路径平衡技术映射器减少了高达2.7倍的平衡开销，平均为21%相比，国家的最先进的学术技术映射。
2019-01-03 cs.ET
A Hybrid Josephson Transmission Line and Passive Transmission Line Routing Framework for Single Flux Quantum Logic
单通量量子（SFQ）逻辑家族是一种新型的数字逻辑，因为它提供了超快速和节能的电路。对于大规模SFQ电路设计，与CMOS逻辑相比，由于逻辑类型、时序约束和电路架构的差异，需要专门的电子设计自动化（EDA）工具。为了提高SFQ电路的整体性能，在版图设计期间应应用有效的布线算法来执行精确的时序调整，以修复保持违规并优化关键路线。因此，提出了一种混合约瑟夫森传输线和无源传输线布线框架。它包括四个主要模块和一个潜在的时序性能的基础上，给定的布局布局的探索。建议的路由工具上演示了七个测试台电路。结果表明，该电路的工作频率得到了很大的提高，并消除了所有的保持违例。
2022-05-27 cs.AR cs.ET
Ultra-low Energy, High Performance and Programmable Magnetic Threshold Logic
我们提出了基于非易失性自旋力矩开关的磁阈值逻辑（MTL）设计。阈值逻辑门（TLG）执行多个输入乘以固定权重集的求和，并将该和与阈值进行比较。MTL采用磁隧道结的电阻态作为可编程输入权重，而基于低电压畴壁移位的自旋扭矩开关用于阈值操作。由此产生的MTL门作为一个低功耗，可配置的逻辑单元，可用于构建完全流水线，高性能的可编程计算模块。这种MTL设计中的多个级可以使用基于电阻开关的节能超低摆幅可编程互连网络来连接。由于基于存储器的紧凑逻辑和互连设计以及基于低电压、高速自旋矩的阈值操作，MTL与基于查找表的CMOS FPGA相比，在能量延迟积方面可以实现两个数量级以上的改善。
2013-08-08 cond-mat.dis-nn cs.AR cs.ET
Hybrid Pass Transistor Logic with Ambipolar Transistors
与传统的互补上拉和下拉逻辑结构相比，传输晶体管逻辑（PTL）系列减少了执行逻辑功能所需的晶体管的数量，从而减少了面积和功耗。然而，该逻辑系列需要级间反相器以确保级联逻辑电路中的信号完整性，并且反相器必须用于以其互补形式提供每个逻辑输入信号。这些反相器和互补信号增加了器件数量，并显著降低了整体系统效率。双栅极双极性场效应晶体管本身提供单晶体管XNOR操作，并且由于其双极性能力而允许高效和紧凑的电路。类似于PTL，基于双极性场效应晶体管的逻辑电路需要互补信号。因此，需要大量的逆变器，具有显著的能量和面积成本。双极性场效应晶体管是PTL的天然匹配，因为混合双极性PTL电路可以同时使用这些反相器来满足PTL和双极性电路中的需要。因此，我们提出了一种新的混合双极PTL逻辑家庭，利用紧凑的逻辑PTL和双极型场效应晶体管的双极能力。新型混合双极性PTL电路的设计和SPICE仿真，展示了强大的信号完整性以及使用所需的反相器，以同时满足PTL和双极性电路的要求的效率优势。与传统CMOS逻辑结构中的双极性场效应晶体管相比，我们的混合全加器电路可以将传播延迟减少47%，能量消耗减少88%，能量延迟积减少9倍，面积能量延迟积减少20倍。
2020-07-09 cs.ET
