一种新的硬件安全原则

RISC-V安全性综述：硬件与体系结构

A Survey on RISC-V Security: Hardware and Architecture

物联网（IoT）是一场正在进行的技术革命。嵌入式处理器是智能物联网设备的处理引擎。几十年来，这些处理器主要基于ARM指令集架构（ISA）。近年来，自由开放的RISC-V ISA标准引起了产业界和学术界的关注，正在成为主流。数据安全和用户隐私保护是所有物联网设备面临的共同挑战。为了应对可预见的安全威胁，RISC-V社区正在研究安全解决方案，旨在实现信任根（RoT），并确保RISC-V设备上的敏感信息不被篡改或泄露。许多RISC-V安全研究项目正在进行中，但学术界尚未对RISC-V安全解决方案进行全面调查。为了填补这一研究空白，本文对RISC-V安全技术进行了深入的研究。本文总结了RISC-V硬件和体系结构的代表性安全机制。在此基础上，对RISC-V安全性的未来研究和发展方向进行了预测。我们希望我们的研究能对RISC-V的研究人员和开发人员有所启发。

vcd2df -- 通过数据科学洞察推动硬件安全研究

"vcd2df" -- Leveraging Data Science Insights for Hardware Security Research

本文通过将VCD文件转换为数据框，连接硬件设计语言与数据科学语言，展示如何从RTL跟踪数据中获取洞察，并利用Spark并行计算研究瞬态执行CPU漏洞。

开源硬件设计的安全属性

Security Properties for Open-Source Hardware Designs

本文针对开源硬件设计安全属性缺失问题，为四种常见设计提供SystemVerilog断言，并标记安全缺陷与CWE，以促进复现和属性报告。

硬件安全和信任验证：调查

Validation of Hardware Security and Trust: A Survey

随着数字系统的不断发展，安全性已成为一个主要问题。世界各地的许多研究人员提出了解决方案，以应对对行业和市场至关重要的各种挑战。本调查的目的是简要回顾安全验证的挑战，并对硬件木马进行定义和分类。然后，我们提供了有关硬件安全性和信任的各种验证技术的更多细节。

现代硬件安全：攻击与对策综述

Modern Hardware Security: A Review of Attacks and Countermeasures

本文综述现代计算系统中的硬件安全漏洞与防御措施，系统梳理侧信道、故障注入、内存加密、安全启动及 RISC-V 架构挑战。

Isadora：硬件设计的自动信息流属性生成

Isadora: Automated Information Flow Property Generation for Hardware Designs

Isadora是一种用于创建硬件设计的信息流规范的方法。该方法结合了信息流跟踪和规范挖掘，以产生一组信息流属性，这些属性适合在安全验证过程中使用，并支持更好地理解设计的安全态势。Isadora完全自动化;用户仅提供所考虑的设计和测试台，而不需要提供威胁模型或安全规范。我们在RISC-V处理器上评估了Isadora，以及两个与SoC访问控制相关的设计。Isadora生成的安全属性与常见弱点枚举（CWE）建议的安全属性一致，并且在SoC设计的情况下，与安全专家手动编写的属性一致。

GRAFT: 基于图元的GNN硬件安全系统后门攻击

GRAFT: Graphlet-Triggered Backdoor Attack on GNN-Based Hardware Security Systems

提出GRAFT方法，利用图元触发器在RTL或门级嵌入后门，保持电路功能，有效攻击GNN硬件安全系统，攻击成功率高达100%。

面向万亿物联网的硬件/软件安全补丁

Hardware/Software Security Patches for Internet of Trillions of Things

随着物联网的快速发展，出现了许多交互设备和应用。一个关键的挑战是如何提供安全。我们的新方向建议是创建“智能按钮”和称为“智能毯子”的集合，作为硬件/软件安全补丁，而不是软件补丁。

信息安全软硬件符合性评估的形式化元数据库

The Formal Metabasis For Conformity Assessment of Information Security Software and Hardware

提出了一种为信息安全控制开发安全测试程序的方法。提出了优化试验程序的建议

开源项目中硬件安全漏洞特征的调查研究

An Investigation of Hardware Security Bug Characteristics in Open-Source Projects

该研究针对硬件安全漏洞属性研究不足的问题，以OpenTitan项目为对象分析漏洞特征，提出基于抽象语法树的修复句法分析方法，发现超半数漏洞有安全影响且多数修复仅改单文件，为相关工具与技术开发提供支撑。

QTFlow：面向RTL安全感知硬件设计的定量时序敏感信息流分析

QTFlow: Quantitative Timing-Sensitive Information Flow for Security-Aware Hardware Design on RTL

QTFlow提出一种时序敏感的信息流分析框架，用于在硬件设计阶段量化泄露并消除误报，有效识别时序通道。

硬件设计的安全行为挖掘

Mining Secure Behavior of Hardware Designs

规范挖掘通过自动化硬件的安全规范提供了一种解决方案。规范挖掘器使用机器学习的一种形式，通过研究执行中的系统来指定系统的行为。然而，规范挖掘最初是为软件开发的。复杂的硬件设计为这项技术带来了独特的挑战。此外，规范矿工传统上捕获功能规范而没有安全性的概念，并且可能不使用描述某些安全要求所需的规范逻辑。这项工作演示了硬件安全的规范挖掘。在CISC架构（如x86）上，我演示了一个沿着控制信号划分设计状态空间的矿工发现了一个规范，该规范包括手动定义的属性，如果遵循该规范，将保护CPU设计免受内存汇孔和SYSRET特权升级的影响。对于时间属性，我证明了矿工使用安全特定的线性时序逻辑（LTL）模板规范检测可能会发现的属性，如果遵循，将安全的设计对历史记录的安全漏洞和对潜在的未来攻击针对系统初始化。对于信息流hyperproperties，我证明了矿工可以使用信息流跟踪（IFT）来开发包含设计者指定的信息流安全属性的输出属性，以及证明设计不包含某些常见弱点枚举（CWE）的属性。

SCARF：抵御制造期硬件木马的鲁棒芯片安全框架

SCARF: Securing Chips with a Robust Framework against Fabrication-time Hardware Trojans

本文提出SCARF框架，通过将验证断言转化为安全检查器并在物理综合阶段集成在线监视器，从前端到后端全面增强IC抵御硬件木马的安全性，在面积和功耗增加低于20%的情况下将安全指标提升达33.5%。

在数字设计中更早建立信任的探索

The Quest to Build Trust Earlier in Digital Design

本文提出在数字设计早期（尤其硬件描述语言设计阶段）借助工具与技术增强硬件安全，梳理相关挑战、研究进展、开源硬件机遇及未来问题。

重用验证断言作为硬件木马检测的安全标记

Reusing Verification Assertions as Security Checkers for Hardware Trojan Detection

半导体行业的全球化使无晶圆厂设计公司能够降低成本，节省时间，并利用更新的技术。然而，集成电路（IC）制造的离岸外包也有负面影响，包括硬件木马（HT）等威胁-一种检测起来并不容易的恶意逻辑。IC设计不受全球化影响的一个方面是需要彻底的验证。验证工程师设计复杂的资产，以确保设计没有错误，包括断言。一旦验证结束，这些知识通常不会被重用。本文的前提是已经存在的验证资产可以变成有效的安全检查器HT检测。为此，我们展示了如何断言可以用作在线监视器。为此，我们提出了一个安全度量和断言选择流程，利用Cadence JasperGold安全路径验证（SPV）。实验结果表明，我们的方法通过分析OpenTitan片上系统（SoC）的不同知识产权（IP）的100多个断言，可扩展到工业规模的电路。此外，我们的检测解决方案是务实的，因为它不依赖于HT激活机制。

3D集成：硬件安全的另一个维度

3D Integration: Another Dimension Toward Hardware Security

我们审查的威胁和选定的方案，在设计和制造时，以及在运行时的硬件安全。我们发现，3D集成可以很好地提高不同的硬件安全方案的弹性，但它也需要周到地使用3D集成的总括术语所提供的选项。为了在运行时加强安全性，我们设想安全的2.5D系统级集成不可信的芯片和3D IC的“全方位”屏蔽。

一个全面的跨平台内存安全测试套件--面向处理器硬件支持的安全扩展的开放测试框架

A Comprehensive and Cross-Platform Test Suite for Memory Safety -- Towards an Open Framework for Testing Processor Hardware Supported Security Extensions

内存安全在现实中仍然是一个关键的和广泛侵犯的财产。许多防御技术已经被提出和开发，但由于其巨大的运行成本，其中大多数在生产就绪环境中默认不被应用或启用。这种情况可能在不久的将来发生变化，因为硬件支持的防御这些攻击终于开始被商业处理器，操作系统和编译器采用。然后，我们面临一个问题，因为目前没有合适的测试套件来衡量不同处理器上支持的内存安全扩展。事实上，这个问题不仅仅局限于内存安全，而是处理器安全的各个方面。现有的与处理器安全相关的测试套件都缺乏一些关键属性，如全面性、可扩展性和可移植性。作为第一步，我们提出了一个可扩展的测试框架，用于测量处理器的安全性和开源的内存安全测试套件，利用这个框架。该框架被故意设计为灵活的，因此它可以逐步扩展到处理器中所有类型的硬件支持的安全扩展。内存安全的初始测试套件目前包含160个测试用例，涵盖内存的空间和时间安全、内存访问控制、指针完整性和控制流完整性。每种类型的漏洞及其相关的防御都已通过一个或多个测试用例进行了单独评估。该测试套件已移植到三个不同的指令集架构（ISA），并在六个不同的平台上进行了实验。我们还利用测试套件来探索在最新的GNU GCC和LLVM编译器上应用不同的编译器标志集的安全性好处。

Technical Report for HW2VEC -- A Graph Learning Tool for Automating Hardware Security

In this technical report, we present HW2VEC [11], an open-source graph learning tool for hardware security, and its implementation details (Figure 1). HW2VEC provides toolboxes for graph representation extraction in the form of Data Flow Graphs (DFGs) or Abstract Syntax Trees (ASTs) from hardware designs at RTL and GLN levels. Besides, HW2VEC also offers graph learning tools for representing hardware designs in vectors that preserve both structural features and behavioral features. To the best of our knowledge, HW2VEC is the first open-source research tool that supports applying graph learning…

QFlow：Verilog中安全硬件设计的定量信息流

QFlow: Quantitative Information Flow for Security-Aware Hardware Design in Verilog

设计现代硬件实现所需的大量代码往往导致关键漏洞被忽视。特别是危及敏感数据（如密钥）机密性的漏洞，对整个系统的可信度有重大影响。信息流分析可以详细说明来自敏感信号的信息是否流向系统的输出或不可信组件。但是这些分析策略中的大多数依赖于非干扰属性，即不可信的目标必须不受源数据的影响，这对于许多应用程序来说太不灵活了。为了解决这个问题，有一些方法可以量化组件之间的信息流，从而可以忽略不重要的泄漏。由于该量化的高计算复杂性，需要近似，这引入了误预测。为了解决这些限制，我们重新制定了近似。此外，我们提出了一个工具QFlow具有更高的检测率比以前的工具。它可以被没有经验的用户用来识别硬件设计中的数据泄漏，从而促进安全意识的设计过程。

MAX 10 FPGA的硬件安全性评估

Hardware Security Evaluation of MAX 10 FPGA

随着物联网设备的普及，对数据的机密性和完整性的需求越来越大。基于可重构逻辑（CPLD或FPGA）的解决方案比ASIC和MCU/SoC替代方案具有一定的优势。可编程逻辑器件是保密性和可编程性的理想选择。在这种情况下，CPLD/FPGA器件的硬件安全性至关重要。本文展示了英特尔MAX 10设备的硬件安全性的初步评估。这些FPGA是要求广泛功能和高安全性的应用程序的最合适的候选人之一。揭示了它们的强大和薄弱的安全方面，并提出了一些建议，以应对实际设计中可能存在的安全漏洞。这是一份可行性研究报告。其目的是突出最容易受到数据提取和逆向工程攻击的区域。这样就可以对具体的关切领域进行进一步调查。

CMOS技术的硬件安全性及其他安全性

Hardware Security for and beyond CMOS Technology

与电子系统和集成电路的大多数方面一样，硬件安全传统上围绕占主导地位的CMOS技术发展。然而，随着各种新兴技术的兴起，其主要目的是克服CMOS技术的缩放和功耗的基本限制，也出现了独特的机会来推进硬件安全的概念。在本文中，我首先概述了硬件安全性。接下来，我回顾了选定的新兴技术，即（i）自旋电子学，（ii）忆阻器，（iii）碳纳米管和相关晶体管，（iv）纳米线和相关晶体管，以及（v）3D和2.5D集成。然后，我将讨论它们在提高硬件安全性方面的应用，并概述相关的挑战。

硬件-软件泄露契约的基础

Foundations of Hardware-Software Leakage Contracts

本文介绍硬件-软件泄露契约的基础，该契约在ISA层面刻画侧信道泄露，可让程序员生成抗侧信道攻击代码，也为硬件设计者提供规范，同时讨论相关近期成果与未解决挑战。

SoK：硬件安全支持，可信赖执行

SoK: Hardware Security Support for Trustworthy Execution

近年来，出现了许多新的硬件机制来提高我们的计算机系统的安全性。与纯软件方法相比，硬件提供了许多优势：软件攻击机制的不变性，更好的执行和电源效率以及更小的接口，使其能够更好地维护秘密。这催生了大量的硬件机制，提供可信执行环境（TEE），支持完整性检查和存储器安全，以及广泛使用的硬件信任根。在本文中，我们通过抽象的镜头系统化这些方法。抽象是计算系统的关键，硬件和软件之间的接口包含许多抽象。我们发现，这些抽象，如果设计不当，既可以模糊的信息是安全执法所需的，以及揭示需要保密的信息，导致漏洞。本文总结了此类漏洞的研究现状，并讨论了该领域的几个研究趋势。

面向侧信道安全研究的基于 FPGA 的开源硬件-软件框架

An FPGA-Based Open-Source Hardware-Software Framework for Side-Channel Security Research

本文提出一种基于 FPGA 的开源软硬件框架，集成 RISC-V SoC、调试控制、DFS 与 FreeRTOS 支持及攻击/对策工具，以支撑侧信道安全研究。

隧道场效应管在低功耗硬件中的安全性分析

Security Analysis of Tunnel Field-Effect Transistor for Low Power Hardware

安全性和能量被认为是当今设计和构建计算系统的最重要参数。今天的攻击针对计算系统的不同层（即软件和硬件）。将新的晶体管技术引入集成电路设计是有益的，特别是对于低能量要求。新设备具有独特的功能和属性，提供安全优势。然而，这些属性可能会帮助对手设计更强大的攻击。因此，这些技术的优点和缺点需要很好地研究。本文展示了隧道场效应晶体管（TFET）技术的面积和功率效率，并分析了其安全性。

面向灵活的OT设备安全测试

Towards Flexible Security Testing of OT Devices

在未来的工厂中，传统的和以前孤立的操作技术（OT）硬件将与各种网络连接起来。这导致在工业控制系统的设计、部署和使用过程中面临更复杂的安全挑战。由于在生产硬件上执行安全测试是不可行的，并且构建专用于安全测试的硬件设置是昂贵的，因此虚拟化测试床正在引起人们的兴趣。我们创建了一个基于虚拟工厂的测试平台，可以通过真实和虚拟硬件进行控制。这允许对安全策略进行灵活评估。

基于硬件的Omega（n^2）密码单向函数的安全性：超越可满足性和P= NP

The Security of Hardware-Based Omega(n^2) Cryptographic One-Way Functions: Beyond Satisfiability and P=NP

我们提出了一类基于硬件的密码单向函数，在实践中，将很难逆转，即使P=NP和线性时间可满足性算法存在。此类函数使用基于硬件的组件，该组件具有omega（n^2）大小的电路和omega（n^2）运行时间。

安全IC中的电源侧通道：硬件对策

Power Side Channels in Security ICs: Hardware Countermeasures

功率侧信道攻击是一种非常有效的密码分析技术，它可以通过监测功耗来推断安全IC的密钥。自90年代后期出现实际攻击以来，它们一直是许多配备密码的设备的主要威胁，包括灵巧卡，加密FPGA设计和移动电话。密码设备的设计者和制造商已经相应地开发了用于保护的各种对策。攻击方法也不断发展，以对抗抵抗性实现。本文回顾了基本的功耗分析攻击技术，并研究了各种硬件设计缓解措施。其目的是突出暴露的漏洞，在基于硬件的对策，为未来更安全的实施。

硬件安全攻击下的集成光子AI加速器：影响与对策

Integrated Photonic AI Accelerators under Hardware Security Attacks: Impacts and Countermeasures

本文研究集成光子AI加速器在硬件安全攻击下的漏洞，分析攻击对功率、相位分布及精度的影响，并提出相应的防御对策。

High-Level Approaches to Hardware Security: A Tutorial

Designers use third-party intellectual property (IP) cores and outsource various steps in the integrated circuit (IC) design and manufacturing flow. As a result, security vulnerabilities have been rising. This is forcing IC designers and end users to re-evaluate their trust in ICs. If attackers get hold of an unprotected IC, they can reverse engineer the IC and pirate the IP. Similarly, if attackers get hold of a design, they can insert malicious circuits or take advantage of "backdoors" in a design. Unintended design bugs can also result in security weaknesses. This tutorial paper provides an…

基于硬件的虚拟可信平台模块安全性

Hardware-based Security for Virtual Trusted Platform Modules

虚拟可信平台模块（TPM）被提出作为基于硬件的TPM的基于软件的替代方案，以允许在单个平台中需要多个TPM的场景中（例如在虚拟化环境中）使用其加密功能。然而，虚拟化TPM，特别是虚拟化平台配置寄存器（PCR），打击了可信计算的核心原则之一，即需要一个基于硬件的信任根。在本文中，我们将展示如何在虚拟PCR中获得基于硬件的安全强度，通过将它们绑定到相应的硬件PCR。我们提出了两种方法，这样的约束力。为此，第一个变体使用二进制哈希树，而另一个变体使用增量哈希。此外，我们提出了一个基于FPGA的实现这两种变体，并评估其性能。

基于硬件的控制流完整性（CFI）综述

A survey of Hardware-based Control Flow Integrity (CFI)

CFI是一种计算机安全技术，通过监视程序的分支行为来检测运行时攻击。这项工作提出了一个详细的分析，最近的21个基于硬件的CFI架构的安全策略。目标是评估使用这些策略的安全性、限制、硬件成本、性能和实用性。我们发现，许多架构是不适合广泛采用，因为它们有实际的问题，如依赖于准确的控制流模型（这是很难获得），或者他们实现的政策，只提供有限的安全性。

利用图神经网络实现硬件安全（特邀论文）

Embracing Graph Neural Networks for Hardware Security (Invited Paper)

图神经网络（GNN）由于其在图结构数据的深度学习中的优越性能而引起了越来越多的关注。GNN在各个领域都取得了成功，例如社交网络、化学和电子设计自动化（EDA）。电子电路被表示为图形有着悠久的历史，并且毫不奇怪，GNN在解决各种EDA任务方面表现出了最先进的性能。更重要的是，GNN现在被用来解决几个硬件安全问题，例如检测知识产权（IP）盗版和硬件木马（HT）等。在本次调查中，我们首先全面概述了GNN在硬件安全中的使用，并提出了第一个分类法，将最先进的基于GNN的硬件安全系统分为四类：（i）HT检测系统，（ii）IP盗版检测系统，（iii）逆向工程平台，以及（iv）对逻辑锁定的攻击。我们总结了不同的架构，图形类型，节点功能，基准数据集和模型评估的GNN。最后，我们阐述了经验教训，并讨论了未来的方向。

HarmChip：通过禁用基准测试评估以硬件安全为中心的LLM安全

HarmChip: Evaluating Hardware Security Centric LLM Safety via Jailbreak Benchmarking

本文提出HarmChip基准测试，评估LLM在硬件安全领域的禁用脆弱性，涵盖16个领域、120种威胁和360个提示，揭示了先进LLM在安全查询与伪装攻击间的矛盾表现。

AI辅助的硬件安全验证：综述与AI加速器案例研究

AI-Assisted Hardware Security Verification: A Survey and AI Accelerator Case Study

本文综述了AI辅助硬件安全验证的最新进展，通过NVDLA案例研究展示AI在自动化验证流程中的应用，强调AI输出需基于仿真证据和形式验证确保可信安全。

硬件安全的强化学习：机遇、发展和挑战

Reinforcement Learning for Hardware Security: Opportunities, Developments, and Challenges

强化学习（RL）是一种机器学习范例，其中自主智能体通过与底层环境交互来学习做出最优决策序列。RL引导的工作流在解决电子设计自动化问题方面所展示的前景鼓励硬件安全研究人员利用自主RL代理来解决特定领域的问题。从硬件安全的角度来看，这种自主智能体很有吸引力，因为它们可以在未知的对抗环境中产生最佳动作。另一方面，集成电路供应链的持续全球化迫使芯片制造转向离岸、不可信的实体，导致对硬件安全性的担忧增加。此外，未知的对抗性环境和不断增加的设计复杂性使得防御者难以检测攻击者所做的细微修改（也称为“攻击者修改”）。硬件木马）。在这篇简短的文章中，我们概述了RL代理在检测硬件木马方面的发展，这是最具挑战性的硬件安全问题之一。此外，我们还概述了应用强化学习解决硬件安全问题的潜在机会并列出了挑战。

通用电路的安全性分析：作为硬件混淆机制的机制

Security Analysis of Universal Circuits as a Mechanism for Hardware Obfuscation

研究通用电路在硬件知识产权保护中的安全性，评估了状态最新oracle引导和无oracle攻击下的表现，证明其在保护IP方面的可行性。

降低纠错解码器中的硬件网络安全风险

Mitigating Hardware Cyber-Security Risks in Error Correcting Decoders

本文研究了与通道解码器相关的硬件网络安全风险，通道解码器通常作为半导体行业的黑匣子获得。结果表明，信道解码器是硬件网络安全攻击的潜在目标，可以很容易地嵌入恶意块。在这项工作中考虑了几种攻击情况，并提出了适当的方法来减轻风险。这些方法是基于随机化的信道解码器的输入，以阻止攻击者和恶意块之间的通信，理想情况下不改变解码性能。

将硬件安全性集成到基于区块链的交易能源平台中

Integrating Hardware Security into a Blockchain-Based Transactive Energy Platform

这篇应用研究论文介绍了一种新的框架，用于将硬件安全和区块链功能与网格边缘设备相集成，以建立一种分布式网络安全机制，该机制可以验证进出设备的消息的来源。扩展了双因素认证和硬件信任根的思想，这项工作描述了一个加密信任中心（TM）（CTC（TM））芯片集成到网格边缘设备，以创建统一的加密密钥管理的发展。产品经理、能源系统设计师和安全架构师可以利用这个模块化框架作为统一的方法来管理各种供应商、年份和规模的分布式设备。结果表明，CTC（TM）应用于基于区块链的交互式能源（TE）平台，以提供加密密钥并提高运营网络和数据管理的一致性。这种配置、安装和维护密钥的过程被描述为生态安全供应（TM）（ESP（TM））。实验室测试结果表明，该方法可以解决Hyperledger Fabric等常见区块链框架中的几个网络安全漏洞。

用于先进封装硬件安全的纳机电系统（NEMS）

Nanoelectromechanical Systems (NEMS) for Hardware Security in Advanced Packaging

本文提出纳机电系统（NEMS）作为硬件安全原语，利用物理不可克隆函数、形状记忆材料等机制，实现设备级物理保证、篡改检测和认证，具有抗逆向工程和低功耗优势。

HW2VEC：一个用于自动化硬件安全的图学习工具

HW2VEC: A Graph Learning Tool for Automating Hardware Security

硬件设计的上市时间压力和不断增长的复杂性推动了集成电路（IC）供应链的全球化。然而，这种全球化也在IC供应链的每个阶段带来了各种安全威胁。虽然机器学习（ML）的进步推动了硬件安全的前沿，但大多数传统的基于ML的方法只能通过手动为非欧几里德数据的电路找到鲁棒的特征表示来实现期望的性能。因此，使用图学习对这些电路进行建模以改进设计流程已经引起了电子设计自动化（EDA）领域的研究关注。然而，由于缺乏支持工具，只有少数现有的工作应用图学习来解决硬件安全问题。为了吸引更多的关注，我们提出了HW2VEC，这是一个开源的图学习工具，它降低了新手使用图研究硬件安全应用程序的门槛。HW2VEC提供了一个自动流水线，用于从各种抽象级别（寄存器传输级“或”门级网表）的硬件设计中提取图形表示。此外，HW2VEC用户可以自动将非欧几里德硬件设计转换为欧几里德图嵌入来解决他们的问题。在本文中，我们证明了HW2VEC可以实现两个硬件安全相关的任务：硬件木马检测和知识产权盗版检测的最先进的性能。我们为HW2VEC中的图提取和学习管道提供了时间分析结果。

面向安全硬件系统的Transformers：应用、挑战与展望

Transformers for Secure Hardware Systems: Applications, Challenges, and Outlook

本文综述了Transformers在硬件安全领域的应用进展，涵盖侧信道分析、硬件木马检测等关键领域，并探讨了实际挑战与未来研究方向，为AI驱动的下一代硬件安全防御奠定基础。

使用大型语言模型修复硬件安全漏洞

Fixing Hardware Security Bugs with Large Language Models

本文构建硬件安全漏洞语料库与定量评估框架，通过提示工程和 LLM 集成实现 Verilog 安全漏洞自动修复，并在十个基准及 Cirfix 测试集上展现优于现有工具的效果。

基于注意力的人工智能模型与大语言模型在硬件设计与安全中的应用：进展、挑战与机遇

Large Language Models and Attention-Based AI for Hardware Design and Security: Progress, Challenges, and Opportunities

研究基于注意力的人工智能模型与大语言模型在硬件设计与安全领域的应用，利用大语言模型和HDL数据集创建自动化系统，探讨其在逻辑设计和硬件安全方面的集成，通过研究多种方法和案例凸显变革潜力并应对挑战。

嵌入式系统安全

Embedded Systems Security

不久前，人们认为只有软件应用程序和通用数字系统（即计算机）才容易受到各种类型的攻击。底层硬件、这些软件应用程序的硬件实现、嵌入式系统和硬件设备被认为是安全的，并且不受这些攻击的影响。然而，在过去的几年中，已经证明，针对硬件和嵌入式系统的新型攻击也可以安装。不仅是病毒，还有蠕虫和特洛伊木马，它们也被证明是有效的。尽管在通用计算机和软件应用程序的安全领域已经进行了大量的研究，但硬件和嵌入式系统安全是一个相对较新的新兴研究领域。本章详细介绍了针对硬件设备和嵌入式系统的各种现有攻击，分析了现有设计方法对新型攻击的脆弱性，并介绍了安全系统设计和开发的解决方案和对策。

Tiny-CFA：一种基于执行验证的控制流证明的最小化方法

Tiny-CFA: A Minimalistic Approach for Control-Flow Attestation Using Verified Proofs of Execution

在过去的十年中，微型信任锚的设计受到了极大的关注，以保护无法负担昂贵安全机制的低端MCU。特别是，硬件/软件（混合）协同设计提供低硬件成本，同时保留类似的安全保证（更昂贵的）基于硬件的技术。混合信任锚在资源受限的MCU中支持安全服务，诸如远程证明、软件更新/擦除/重置的证明、远程软件执行的证明，MSP430和AVR AtMega 32。尽管取得了这些进展，但在低端MCU中检测控制流攻击仍然是一个挑战，因为最便宜的相关架构的硬件要求往往比MCU本身更昂贵。在这项工作中，我们通过设计Tiny-CFA来应对这一挑战-这是一种具有单一硬件要求的控制流证明（CFA）技术-能够生成远程软件执行（PoX）的证明。反过来，PoX可以在低端MCU中非常有效和安全地实现。因此，我们的设计实现了任何CFA架构的最低硬件开销（即，便宜两个数量级），同时依赖于正式验证的PoX架构作为其唯一的硬件要求。在运行时开销方面，Tiny-CFA还实现了比基于代码插装的先前CFA技术更好的性能。我们实现和评估Tiny-CFA，分析其安全性，并证明其实用性，使用现实世界中公开可用的应用程序。

FVCARE：弹性嵌入式 SoC 中安全原语的形式化验证

FVCARE:Formal Verification of Security Primitives in Resilient Embedded SoCs

本文提出 FVCARE 端到端软硬件协同验证框架，通过硬件位精确验证与源码级软件抽象验证安全启动、RA 等原语，并在基于 SRACARE 的系统上证明其有效性。

小芯片与大语言模型时代的硬件设计与安全

Hardware Design and Security in the Era of Chiplets and LLMs

本文针对小芯片与LLM时代的硬件安全问题，分析了小芯片系统及LLM驱动EDA流水线的各类攻击，提出基于2.5D拆分制造与主动中介层的防御方法，还探讨了LLM对硬件安全的推动作用。

现代微架构中瞬态执行的安全问题与对策综述

A Survey of Security Concerns and Countermeasures in Modern Micro-architectures with Transient Execution

本文综述了现代CPU中利用推测执行和乱序执行共享硬件资源的瞬态微架构攻击，系统分析了攻击机制与变体分类，并梳理了当前最先进的防御对策。

电路屏蔽：从理论到标准化，对硬件安全研究人员和实践者的全面调查

Circuit Masking: From Theory to Standardization, A Comprehensive Survey for Hardware Security Researchers and Practitioners

从实现中提取敏感数据的侧信道攻击被认为是对密码方案安全性的主要威胁。这提高了通过实施对抗措施来改进设计的需要，掩蔽是最突出的例子。为了正式验证掩蔽方案的安全性，已经开发了许多攻击模型来捕获信息泄漏的物理特性以及对手的能力。关于这些模型，已经进行了广泛的研究，以实现掩蔽方案。这些研究工作导致在制定安全评估方法方面取得重大进展，并进一步启动了标准化活动。然而，由于这项工作的大部分是理论性的，因此对于更注重实践的硬件安全社区来说，完全掌握并做出贡献是具有挑战性的。为了弥补这一差距，本调查主要从硬件安全的角度对这些进步进行了回顾和讨论。在这样做的时候，提供了一个明确的分类，这是一个系统的处理与掩蔽相关的主题有帮助。通过对现有方法进行广泛的概述，本调查（1）为该领域的新手提供了电路掩蔽的研究前景，（2）提供了设计掩蔽方案时选择攻击模型和验证工具的指导方针，（3）确定了可以应用掩蔽模型和评估工具的有趣的新研究方向。因此，这项调查作为一个重要的参考，硬件安全从业者感兴趣的理论背后的掩蔽技术，工具，以验证掩蔽电路的安全性，及其潜在的应用。

用于硬件安全的演化式大型语言模型：一项比较性综述

Evolutionary Large Language Models for Hardware Security: A Comparative Survey

本文综述了在设计阶段利用大型语言模型自动检测与缓解硬件安全漏洞的方法，比较了现有模型的可扩展性与可解释性，并提出了开发专用架构与融合领域知识等未来研究方向。

面向硬件安全的高效轻量级存内计算架构

Efficient and Lightweight In-memory Computing Architecture for Hardware Security

提出基于忆阻器的AES存内计算架构，通过4位状态元件、流水线设计和FPGA验证，在功耗与吞吐量上取得显著优势，以增强无人车辆硬件安全。

针对硬件的定量信息流：推进攻击格局

Quantitative Information Flow for Hardware: Advancing the Attack Landscape

在现代电子设计自动化（EDA）工具中，安全性仍然是一个事后的想法，它只专注于提高性能和减小芯片尺寸。通常，安全分析是手工进行的，导致设计中的漏洞未被注意到。安全意识EDA工具帮助设计人员识别和消除安全威胁，同时考虑性能和面积。最先进的方法利用信息流分析来发现设计结构中的意外信息泄漏。然而，这种威胁的分类是二元的，导致可以忽略不计的泄漏也被列出。一种新颖的定量分析允许应用度量来确定泄漏的数值。尽管如此，目前量化泄漏的近似方法仍然容易忽略泄漏。本文中引入的数学模型2D-QModel旨在克服这一缺点。此外，由于以前的工作仅包括有限的威胁模型，因此可以使用所提供的方法应用多个威胁模型。使用开源基准测试来展示2D-QModel在设计中识别硬件木马的能力，同时忽略不重要的泄漏。

用于形式化安全分析的微体系结构关系模型

Relational Models of Microarchitectures for Formal Security Analyses

对硬件-软件契约的需求日益增长，这些契约精确地定义了微体系结构对软件安全性的影响，即，安全合同。我们认为，这样的合同应该明确说明支持硬件泄漏的微架构级实现细节，从而在合同和它所代表的微架构之间建立直接的对应关系。同时，这些契约应该尽可能保持抽象，以支持有效的形式分析。考虑到这些目标，我们提出了泄漏遏制模型（LCM）-新的公理安全合同，支持正式推理程序的安全保证，当他们运行在特定的微架构。我们的核心贡献是一个公理词汇表正式定义LCM，来自已建立的公理词汇表用于正式处理器内存一致性模型。使用这个词汇表，我们正式的微架构泄漏，通过硬件内存系统泄漏的重点，使它可以在程序中自动检测。为了说明LCM的有效性，我们提出了两个案例研究。首先，我们证明了我们的泄漏定义忠实地捕捉样本（瞬态和非瞬态）微架构攻击的文献。其次，我们开发了一个基于LCM的静态分析工具，它可以自动识别程序中的Spectre漏洞，并扩展到分析实际大小的代码库，如libsodium。