SAWL:A Self-adaptive Wear-leveling NVM Scheme for High Performance Storage Systems
为了满足高性能计算（HPC）对大存储容量、高吞吐量和节能等方面的需求，非易失性存储器（NVM）以其高密度、待机功耗接近于零、字节可寻址和非易失性等显著特点得到了广泛的研究。在高性能计算系统中，多层单元（MLC）技术被用来显著地提高器件密度和降低成本，然而这导致了比单层单元（SLC）对应物更弱的耐久性。虽然耗损均衡技术可以缓解MLC的这一弱点，但由于在一些单元真正磨损之前不能实现均匀的写入分布，因此对基于MLC的NVM的改进变得非常有限。为了解决这个问题，我们提出了一种自适应磨损均衡（SAWL）方案的MLC为基础的NVM。SAWL背后的想法是动态调整磨损均衡粒度，并平衡整个内存单元的写入，从而在生命周期和缓存命中率之间实现适当的权衡。此外，为了减小地址映射表的大小，SAWL在小的片上高速缓存中维护一些最近访问的映射。实验结果表明，SAWL显着提高NVM的寿命和性能的HPC系统，与国家的最先进的计划。
2019-05-08 cs.AR
Extending Memory Capacity in Consumer Devices with Emerging Non-Volatile Memory: An Experimental Study
本文首次在真实 Chromebook 上实验分析使用 Intel Optane SSD 作为 DRAM 交换空间扩展主存容量的性能与能耗，并与双倍 DRAM 基线及 NAND 闪存交换空间系统对比。
2023-09-19 cs.AR cs.PF
EHAP-ORAM: Efficient Hardware-Assisted Persistent ORAM System for Non-volatile Memory
不经意RAM（ORAM）是一种可证明安全的原语，用于防止存储器总线上的访问模式泄漏。它作为可信片上组件和不可信外部存储器系统之间的中间层，将原始存储器访问模式调制成不可区分的存储器序列。通过随机重新映射数据块和访问冗余块，ORAM通过混淆防止访问模式泄漏。虽然有许多先前的工作集中在提高传统的基于DRAM的存储器系统上的ORAM的性能，但当存储器技术转向使用非易失性存储器（NVM）时，关于如何有效地支持ORAM的崩溃一致性的新挑战出现。在这项工作中，我们提出了EHAP-ORAM，研究如何持久化ORAM建设与基于NVM的内存系统。我们首先分析了持久化ORAM系统的设计需求，并讨论了为数据和ORAM元数据保持崩溃一致性和原子性的必要性。接下来，我们将讨论持久ORAM系统设计中的一些挑战，并针对这些挑战提出一些解决方案。然后，我们提出了改进的片上ORAM控制器架构。在改进片上ORAM控制器硬件架构的基础上，提出了不同的持久化协议，以保证ORAM系统的崩溃一致性，并满足PosMap元数据在可信/不可信片外NVM中持久化时的安全性。所提出的架构和持久化协议的步骤，最大限度地减少了开销和泄漏过程中的写回。最后，我们比较了我们的持久ORAM与系统没有崩溃一致性支持，表明在非递归和递归的情况下，EHAP-ORAM只会带来3.36%和3.65%的性能开销。结果表明，EHAP-ORAM可以支持有效的崩溃…
2022-12-31 cs.AR
Forecasting lifetime and performance of a novel NVM last-level cache with compression
非易失性存储器（NVM）技术是构建片上末级缓存（LLC）的有趣替代方案。与SRAM存储器相比，它们的优点是更高的密度和更低的静态功耗，但每次写入操作都会轻微磨损位单元，甚至会失去其存储容量。在这种情况下，本文提出了一种新的NV-LLC组织利用数据压缩。数据压缩减小了块的大小，并且与损耗均衡机制一起，可以延迟这种NV-LLC的降级。此外，由于写入磨损而减少容量，因此数据压缩使得降级的高速缓存帧能够分配压缩大小足够的块。从方法论的角度来看，虽然不同的方法被用于在文献中分析的NV-LLC的退化，他们都不允许详细研究其时间演变。从这个意义上说，这项工作提出了一个预测程序，结合详细的模拟和预测，使不同的缓存内容机制（替换，磨损均衡，压缩等）的准确分析。关注指标的时间演变，例如NV-LLC或系统IPC的有效容量。与没有压缩的基准NV-LLC相比，所提出的NV-LLC组织在面积、延迟和能耗方面具有较小的增加成本，并且使NV-LLC达到50%有效容量所需的时间增加了6倍以上。
2022-04-07 cs.AR
PULSAR: Simultaneous Many-Row Activation for Reliable and High-Performance Computing in Off-the-Shelf DRAM Chips
PULSAR通过同时激活多行和复制输入数据，在商用DRAM芯片上实现高成功率和高性能的内存内处理，相比FracDRAM成功率提升24.18%，性能提升121%。
2024-03-18 cs.AR cs.DC
NVM-in-Cache: Repurposing Commodity 6T SRAM Cache into NVM Analog Processing-in-Memory Engine using a Novel Compute-on-Powerline Scheme
本文提出一种将商用6T SRAM缓存重新利用为NVM类比处理-in-内存引擎的架构，通过新型计算-电源线方案实现高吞吐量和存储密度。
2025-12-27 cs.AR cs.SY eess.IV
Secure Boot from Non-Volatile Memory for Programmable SoC Architectures
在现代嵌入式系统中，在整个产品生存周期中对综合安全标准的信任已经成为越来越重要的进入市场的要求。然而，这些安全标准依赖于强制性免疫假设，诸如通常从非易失性存储器（NVM）加载的初始系统配置的完整性和真实性。这尤其适用于基于FPGA的可编程片上系统（PSoC）架构，因为目标代码以及配置数据很容易超过安全bootROM的容量。在这种情况下，攻击者可以尝试更改NVM设备的内容，以便操纵系统。因此，PSoc依赖于NVM的完整性，特别是在引导时。在本文中，我们提出了一种方法，利用FPGA的可重构逻辑从NVM在一个潜在的不安全的环境中安全地启动。这里，FPGA通过在PSoC上配置和执行从NVM加载的任何用户应用之前执行所需的完整性和真实性验证来充当安全锚点。所提出的安全引导过程基于以下假设和步骤：1）引导配置存储在完全加密的安全数字存储卡（SD卡）或替代地充当NVM的闪存上。2)在引导时，加载称为可信存储器接口单元（TMIU）的硬件设计，以首先验证所部署的NVM的真实性，然后在解密后验证其内容的完整性。为了证明我们的方法的实用性，我们将该方法集成到Xilinx Zynq PSoC的供应商特定的安全引导过程中，并评估了设计目标性能，功耗和资源成本。
2020-04-20 cs.AR cs.CR
HiRA: Hidden Row Activation for Reducing Refresh Latency of Off-the-Shelf DRAM Chips
DRAM是现代主存储器系统的构建块。DRAM单元必须定期刷新以防止数据丢失。刷新操作会干扰内存访问，从而降低系统性能。随着DRAM芯片密度随着技术节点缩放而增加，刷新操作也增加，因为：1）芯片中的DRAM行的数量增加;以及2）DRAM单元需要额外的刷新操作以减轻由RowHammer引起的位故障，RowHammer是随着技术节点缩放而变得更糟的故障机制。因此，以低性能开销实现刷新操作至关重要。为此，我们提出了一个新的操作，隐藏行激活（HiRA），和HiRA内存控制器（HiRA-MC）。HiRA通过在访问或刷新同一存储体中的另一行的同时刷新一行来隐藏刷新操作的延迟。与以前的作品不同，HiRA实现了这种并行性，而无需对现成的DRAM芯片进行任何修改。为此，它利用了新的观察结果，即如果行连接到不同的电荷恢复电路，则可以在没有数据丢失的情况下激活同一存储体中的两行。我们的实验表明，56%的真正现成的DRAM芯片，HiRA可以可靠地并行DRAM行的刷新操作与刷新或激活的任何32%的行在同一银行。通过这样做，HiRA将两次刷新操作的总体延迟降低了51.4%。HiRA-MC修改存储器请求调度器以在刷新操作可以与存储器访问或另一刷新同时执行时执行HiRA。我们的系统级评估表明，HiRA-MC将系统性能提高了12.6%和3.73倍，因为它减少了由于定期刷新和RowHammer保护刷新（预防性刷新）而导…
2022-09-21 cs.AR cs.CR
Siracusa: A 16 nm Heterogenous RISC-V SoC for Extended Reality with At-MRAM Neural Engine
本研究推出16 nm工艺的Siracusa异构RISC-V SoC，通过将N-EUREKA神经引擎与MRAM紧耦合集成，解决XR应用的低功耗高算力需求，实现了更优的吞吐量与能效。
2024-04-14 cs.AR
In-DRAM Signature Generation Using Simultaneous Multiple-Row Activation: An Experimental Study of Off-The-Shelf DRAM Chips
ETH Zürich（苏黎世联邦理工学院）；TOBB ETÜ（土耳其欧洲中东理工大学）；University of Sharjah（沙迦大学）
通过同时多行激活（SiMRA）在商用DRAM芯片上生成唯一、可重复的物理不可克隆函数（PUF）响应，实验表明SiMRA-PUF具有高可靠性和独特性，且延迟低于现有方案。
2026-06-16 cs.AR cs.CR
CRAFT: Criticality-Aware Fault-Tolerance Enhancement Techniques for Emerging Memories-Based Deep Neural Networks
深度神经网络（DNN）已经成为计算机视觉和自然语言处理应用的最有效的编程范例。随着DNN的快速发展，用于在边缘设备上部署基于DNN的应用的高效硬件架构已经得到了广泛的研究。新兴的非易失性存储器（NVM）具有更好的可扩展性，非易失性和良好的读取性能，被认为是部署DNN的有希望的候选者。然而，尽管有这样的前景，新兴的NVM经常遭受可靠性问题，如固定故障，这会降低芯片产量/存储器寿命，并严重影响DNN的准确性。固定单元可以被读取但不能被重新编程，因此，NVM中的固定故障可能会或可能不会导致错误，这取决于要存储的数据。通过减少由固定故障引起的错误数量，可以增强基于DNN的系统的可靠性。本文提出了CRAFT，即，关键性感知容错增强技术，用于增强基于NVM的DNN在存在固定故障时的可靠性。数据块重映射技术用于减少固定故障对DNN准确性的影响。此外，通过对各种DNN执行比特级关键性分析，可以识别网络参数中可能显著影响准确性的关键比特位置。基于这种分析，我们提出了一种编码方法，有效地交换的关键位的位置与非关键位时，更多的错误（由于固定故障）存在于关键位。
2023-02-08 cs.AR cs.NE
Simultaneous Many-Row Activation in Off-the-Shelf DRAM Chips: Experimental Characterization and Analysis
该研究实验表征120个商用DDR4芯片，证明其可同时激活多行并执行MAJX与Multi-RowCopy，且复制操作数、数据模式及温压变化会影响成功率。
2024-05-09 cs.AR cs.DC
An Energy-Efficient Heterogeneous Memory Architecture for Future Dark Silicon Embedded Chip-Multiprocessors
主存储器在嵌入式系统的总能耗中起着重要的作用。在未来的纳米级设计中使用传统的存储器技术会导致泄漏功耗和温度相关问题的急剧增加。新兴的非易失性存储器（NVM）技术提供了许多期望的特性，诸如接近零的泄漏功率、高密度和非易失性。它们可以显着减轻未来嵌入式芯片多处理器（eCMP）系统中的内存泄漏功耗问题。然而，它们遭受诸如有限的写入耐久性和高写入能耗的挑战，这限制了它们在现代存储器系统中的采用。在这篇文章中，我们提出了一个凸优化模型来设计一个3D堆叠混合存储器架构，以最大限度地减少未来嵌入式系统在暗硅时代的能耗。该方法满足耐久性约束，以设计一个可靠的存储系统。我们的凸模型优化了eDRAM和STT-RAM存储体在存储层上的数量和位置，以在未来的eCMP中利用这两种技术的优势。能源消耗，在暗硅时代的主要挑战，在这项工作中表示为一个主要目标，它是最小化的详细的优化模型，以设计一个暗硅感知的3D芯片多处理器。实验结果表明，与基线存储器设计相比，所提出的架构提高了3D CMP的平均能耗和性能分别约61.33%和9%。
2019-12-13 cs.AR
RowPress Vulnerability in Modern DRAM Chips
该研究揭示了现代DRAM中不同于RowHammer的新型读取干扰漏洞RowPress，验证其在商用DDR4芯片中广泛存在且能突破现有RowHammer防护，提出了可同时抵御两种干扰的有效缓解技术。
2024-08-19 cs.AR cs.CR
Relational Hoare Logic for High-Level Synthesis of Hardware Accelerators
The University of Tokyo（东京大学）
本文提出基于关系霍尔逻辑的正式翻译框架，用于自动优化硬件加速器的高层综合，通过插入缓冲区和流处理提升性能。
2026-01-23 cs.AR cs.PL
Memory-Centric Computing: Recent Advances in Processing-in-DRAM
本文综述了以内存为中心的计算中DRAM内处理的最新进展，涵盖轻量级芯片修改、商用DRAM批量按位计算实验验证以及改善访问粒度与效率的新设计，旨在释放DRAM内处理的潜力。
2024-12-26 cs.AR cs.DC
Combined Scheduling, Memory Allocation and Tensor Replacement for Minimizing Off-Chip Data Accesses of DNN Accelerators
Princeton University（普林斯顿大学）
本文提出COSMA框架，通过联合优化算子调度、内存分配和张量替换，以ILP求解最小化DNN加速器片外数据访问，并设计分治启发式扩展至神经架构搜索生成的复杂DNN，平均减少84%-85%的数据访问。
2023-11-30 cs.AR cs.LG
ORCA: A Network and Architecture Co-design for Offloading us-scale Datacenter Applications
针对数据中心应用的“数据中心税”和“杀手微秒”问题，已经提出了包括基于智能NIC的解决方案在内的各种解决方案。尽管如此，它们经常遭受通过网络和/或PCIe链路的通信的高开销。为了解决当前解决方案的局限性，本文提出了ORCA，一个整体的网络和架构协同设计解决方案，利用当前的RDMA和新兴的高速缓存一致性片外互连技术。具体地说，ORCA由四个硬件和软件组件组成：（1）由单侧RDMA写和高速缓存一致性存储器写管理的机器间和机器内通信的统一抽象;（2）由缓存一致性辅助的向加速器的请求的有效通知;（3）直接处理由NIC接收的请求的高速缓存一致性加速器架构;以及（4）用于现代服务器存储器系统的自适应设备到主机数据传输，该现代服务器存储器系统包括利用CPU和PCIe中的最新技术特征的DRAM和NVM。我们原型ORCA与商业系统和评估三个流行的数据中心应用程序：内存中的键值存储，链复制的分布式事务系统，和深度学习推荐模型推理。评估表明，ORCA提供了比当前最先进的解决方案低30.1~69.1%的延迟，高达2.5倍的吞吐量和3倍的能效。
2022-10-17 cs.AR cs.DC cs.NI
A Heterogeneous In-Memory Computing Cluster For Flexible End-to-End Inference of Real-World Deep Neural Networks
University of Bologna（博洛尼亚大学）；IBM Research Europe（IBM欧洲研究院）；ETH Zurich（苏黎世联邦理工学院）
在小型电池受限的物联网设备上部署现代TinyML任务需要高计算能效。使用非易失性存储器（NVM）的模拟存内计算（IMC）承诺在深度神经网络（DNN）推理中的主要效率改进，并且用作DNN权重的片上存储器存储。然而，IMC的功能灵活性限制及其对性能、能量和面积效率的影响在系统级还没有完全理解。为了实现实际的端到端物联网应用，IMC阵列必须封装在异构可编程系统中，这带来了新的系统级挑战，我们的目标是在这项工作中解决这些挑战。我们提出了一个异构的紧耦合集群架构集成8个RISC-V内核，一个存内计算加速器（IMA），和数字加速器。我们在高度异构的工作负载上对系统进行基准测试，例如MobileNetV 2的瓶颈层，与高度优化的核心并行执行相比，性能提高了11.5倍，能效提高了9.5倍。此外，我们探索了完整的移动级DNN（MobileNetV 2）在IMC阵列资源方面的端到端推理的要求，通过将我们的异构架构扩展到多阵列加速器。我们的研究结果表明，我们的解决方案，在MobileNetV 2的端到端的推理，是一个数量级优于现有的可编程架构和两个数量级优于国家的最先进的异构解决方案集成存内计算模拟核心的执行延迟。
2022-01-04 cs.AR cs.DC cs.LG
Neural Network Model Extraction Attacks in Edge Devices by Hearing Architectural Hints
随着神经网络继续深入到软件操作的几乎每一个方面，这些网络的细节成为一个越来越敏感的话题。即使是那些将神经网络嵌入到物理设备中的公司，也可能希望隐藏其设计的内部工作，以保护其知识产权，或者作为一种保护形式，免受敌对输入的影响。我们解决的具体问题是，如何通过沉重的系统堆栈，给定噪声和不完美的记忆痕迹，可以重建神经网络架构，包括所采用的层的集合，它们的连接性，以及它们各自的维度大小。考虑到层内架构特征和DNN设计经验引入的层间时间关联信息，我们借鉴了语音识别的思想来解决这个问题。我们表明，片外存储器地址的痕迹和PCIe事件提供了充足的信息，准确地重建这样的神经网络架构。我们是第一个提出这种精确的模型提取技术的人，并在具有完整系统堆栈的现成Nvidia GPU平台的背景下实验性地演示了端到端攻击。实验结果表明，该技术具有较高的逆向工程准确率，提高了攻击者进行针对性对抗攻击的能力，成功率从14.6% $\sim$ 25.5%（不含网络结构知识）提高到75.9%（提取网络结构知识）.
2019-03-10 cs.AR cs.CR
Hardware-Aware Neural Network Compilation with Learned Optimization: A RISC-V Accelerator Approach
XgenSilicon Inc.（Xgen硅有限公司）
XgenSilicon ML编译器通过学习优化和硬件感知技术，实现高效神经网络编译，生成高性能低功耗的RISC-V加速器
2025-11-10 cs.AR
