Shesha: Multi-head Microarchitectural Leakage Discovery in new-generation Intel Processors
本文提出受粒子群优化启发的 Shesha 框架，利用错误推测等价类划分自动搜索 x86 指令集扩展，在新一代 Intel 处理器中发现并分析五条新瞬态执行路径，且实现密码数据泄漏。
2024-06-14 cs.CR
SPARC: Automated Root-Cause Analysis of Pre-Silicon Power Side-Channel Leakage in the Processor Design Flow
Institute of Computer Engineering, Universität zu Lübeck（吕贝克大学计算机工程研究所）
研究针对处理器设计流程中硅前功率侧信道泄漏问题，提出SPARC自动化框架，利用宏单元级信息流跟踪及增强影子逻辑，实现端到端泄漏评估与根本原因分析，在多开源RISC-V CPU上验证，加速模拟且能识别泄漏源，加强处理器安全。
2026-07-28 cs.AR cs.CR
PARAM: A Microprocessor Hardened for Power Side-Channel Attack Resistance
微处理器的功耗是信息泄漏的巨大渠道。虽然此通道最受欢迎的利用是从嵌入式设备中恢复加密密钥，但其他应用程序（如移动应用程序指纹识别、固件的逆向工程和密码恢复）的威胁也越来越大。到目前为止提出的对策是针对特定的应用程序，如加密实现。它们不能扩展到通常在通用微处理器上运行的大量和各种应用。在本文中，我们研究了一个微处理器的设计，称为PARAM与增加抵抗基于功率的侧信道攻击。为了设计PARAM，我们首先确定开源RISC V处理器中最泄漏的模块。我们评估这些模块中的泄漏，然后添加适当的对策。对策取决于每个模块中泄漏的原因，并且可以从确保EDA工具安全翻译的HDL代码的简单修改到混淆数据和地址线从而破坏与处理器功耗的相关性。由此产生的处理器在SASEBO-GIII FPGA板上实例化，并发现即使经过一百万次功率跟踪也能抵抗差分功率分析。与功率侧信道攻击的当代对策相比，在面积和频率上的开销是最小的。
2019-11-20 cs.CR
ConTExT: Leakage-Free Transient Execution
乱序执行和推测执行是现代处理器性能和效率的最大贡献者。然而，它们考虑不周，在指令的瞬时执行期间泄漏秘密数据。针对瞬时执行攻击，已经提出了许多解决方案。然而，它们不能完全消除泄漏或引入不可接受的性能损失。在本文中，我们提出了ConTExT，一个体贴的瞬态执行技术。ConTExT的基本思想是秘密可以进入寄存器，但不能暂时离开它们。ConTExT将Spectre从一个不能纯粹用软件解决的问题[53]转变为一个不容易解决但可以用软件解决的问题。为此，ConTExT需要对应用程序、编译器、操作系统和硬件进行最小的修改。ConTExT为存储器中的秘密和寄存器中的秘密提供全面保护。我们评估的安全性和性能的ConTExT。凭借其原则性的方法，它本质上减轻了最近发现的对小处理器缓冲区的微架构数据采样攻击。即使在过度近似时，我们也没有观察到未受保护的代码和数据的性能开销，安全关键型应用程序的开销为71.14%，低于当前推荐的最先进的缓解策略的开销。对于实际工作负载，ConTExT的实际开销低于1%。
2019-05-22 cs.CR
Leaking Control Flow Information via the Hardware Prefetcher
现代处理器设计使用各种微体系结构方法来实现高性能。不幸的是，新的侧通道经常被发现，利用这些增强的设计。从安全角度来看，一个很少受到关注的领域是处理器的硬件预取器，这是一个用于减轻当今系统中DRAM延迟的关键组件。预取器，像分支预测器一样，保持与应用程序执行相关的关键状态，并且有可能泄漏秘密信息。但到目前为止，还没有一个通用的预取器侧通道，可以积极利用今天的硬件演示。在本文中，我们提出了AfterImage，一个新的侧通道，利用英特尔指令指针为基础的步幅预取。我们观察到，当处理器的执行在不同的私有域之间切换时，由一个域训练的预取器可以在另一个域中触发。据我们所知，这项工作是第一次公开展示一种方法，这种方法既与算法无关，又能够将内核数据泄漏到用户空间。AfterImage与以前的作品不同，因为它在执行的非推测路径上泄漏数据。正因为如此，大量专注于保护瞬态、基于分支结果的数据的工作将无法阻止这种侧通道。通过对现代英特尔处理器中的IP步幅预取器进行逆向工程，我们成功地开发了三种AfterImage变体，以跨代码区域、进程和用户内核边界泄漏控制流信息。我们发现我们的方法泄漏信息的准确性很高（从91%，高达99%），并提出了两种缓解技术来阻止这种侧通道，其中之一可以用于今天的硬件系统。
2021-09-01 cs.AR cs.CR
Libra: Architectural Support For Principled, Secure And Efficient Balanced Execution On High-End Processors (Extended Version)
本文挑战线性化是抵御控制流泄漏攻击唯一有效对策的观点，提出软硬件协同设计Libra，可在高端处理器上安全平衡秘密依赖分支，无需禁用性能关键硬件，性能优于线性化代码19.3%。
2025-02-11 cs.CR
Adversarial Prefetch: New Cross-Core Cache Side Channel Attacks
现代x86处理器有许多预取指令，程序员可以使用这些指令来提高性能。然而，这些指令也可能导致安全问题。特别是，我们发现在英特尔处理器上，PREFETCHW（一种用于加速未来写入的指令）的实现存在两个安全漏洞。首先，此指令可以在具有只读权限的数据上执行。其次，该指令的执行时间泄漏了目标数据的当前一致性状态。基于这两个设计问题，我们构建了两种跨核私有缓存攻击，可用于包容性和非包容性LLC，名为Prefetch+Reload和Prefetch+Prefetch。我们在不同的场景中展示了我们攻击的重要性。首先，在隐蔽通道的情况下，当在发送器和接收器之间仅使用一个共享高速缓存行时，预取+缓存和预取+预取实现782 KB/s和822 KB/s信道容量，这是CPU高速缓存隐蔽通道的最大单线容量。此外，在侧信道的情况下，我们的攻击可以监视受害者在同一处理器上的访问模式，几乎为零出错率。我们表明，他们可以用来泄漏私人信息的真实世界的应用程序，如密钥。最后，我们的攻击可以用于瞬态执行攻击，以泄漏更多的秘密在瞬态窗口比以前的工作。从实验结果来看，我们的攻击允许泄漏大约2倍的秘密字节，与Flush+ Snackad相比，这是广泛用于瞬态执行攻击。
2022-08-17 cs.CR
Abusing Cache Line Dirty States to Leak Information in Commercial Processors
高速缓存已被用于构建各种类型的隐蔽和侧通道来泄漏信息。大多数现有的高速缓存通道利用高速缓存命中和高速缓存未命中之间的定时差。然而，我们引入了一个新的和更广泛的分类缓存隐蔽通道攻击：命中+未命中，命中+命中，和未命中+未命中。我们强调，在不同的状态下，高速缓存线的高速缓存未命中可能有更显着的时间差，这些可以被用作定时通道。基于这种分类，我们提出了一种新的稳定和隐形的Miss+Miss缓存通道。写回高速缓存广泛部署在现代处理器中。本文详细介绍了一种方法，在该方法中，可以使用替换延迟差异来构建基于时间的通道（称为WB通道），以泄漏回写缓存中的信息。发送方对高速缓存行的任何修改都将其设置为脏状态，并且接收方可以通过测量替换该高速缓存集的延迟来观察这一点。我们还演示了如何利用缓存集中不同数量的脏缓存行，以提高传输带宽的符号编码多个位。商业系统中WB信道的峰值传输带宽可以在发送器和接收器之间没有共享存储器的超线程设置中每个高速缓存集在1300和4400 kbps之间变化。与大多数现有的高速缓存通道（其总是针对特定的存储器地址）相比，新的WB通道关注于高速缓存组和高速缓存线状态，使得通道难以被核心上的其他进程干扰，并且它们仍然可以使用随机替换策略在高速缓存中工作。我们还从缓存加载数量和缓存未命中率的角度分析了WB通道的隐蔽性。我们讨论和评估可能的防御措施。最后讨论了各种形式的侧信道攻击。
2022-04-26 cs.AR cs.CR
Lost and Found in Speculation: Hybrid Speculative Vulnerability Detection
针对处理器推测执行易受微架构攻击的问题，提出结合硬件模糊测试与信息流追踪的流片前验证方法Specure，无需黄金模型即可检测漏洞，还提出泄露路径覆盖指标，在RISC-V BOOM处理器上发现新漏洞，搜索和已知漏洞检测速度均大幅提升。
2024-10-29 cs.AR cs.CR
SpecuSym: Speculative Symbolic Execution for Cache Timing Leak Detection
CPU高速缓存是现代处理器中有限但关键的存储组件，而高速缓存定时侧通道可能无意中通过物理可测量的定时方差泄漏信息。推测执行是一种重要的处理器优化，也是这种差异的来源，可能会对故意的分支错误预测造成严重损害。尽管静态分析可以定性地验证推测执行下的无时序泄漏特性，但它不能产生包括输入和推测流的背书以深入诊断泄漏。这项工作提出了一个新的符号执行为基础的方法，SpecuSym，精确检测缓存定时泄漏引入推测执行。给定一个程序（在非推测性执行中无泄漏），SpecuSymsystematically探索程序状态空间，在条件分支处对推测性行为进行建模，并随着后续路径探索积累缓存副作用。在动态执行过程中，SpecuSym根据指定的缓存模型构造内存访问的泄漏谓词，并进行基于约束求解的缓存行为分析，以检查新的缓存行为。我们已经实现了SpecuSymatop KLEE，并根据15个开源基准对其进行了评估。实验结果表明，SpecuSym在3种不同的缓存设置下成功地检测到6个程序中2 ~ 61个漏洞，并在最近的工作中发现了2个程序中的误报。
2020-02-14 cs.CR cs.SE
Leaking Information Through Cache LRU States
最近最少使用的缓存替换策略及其变体广泛部署在现代处理器中。本文首次详细说明了缓存的LRU状态可以用来泄露信息：发送方对缓存的任何访问都会修改LRU状态，并且接收方能够通过定时测量观察到这一点。本文介绍了LRU定时为基础的信道时，发送方和接收方有共享的内存，例如，共享库数据页，以及当它们是没有共享内存的独立进程时。此外，在发送方和接收方在超线程设置和时间分片设置中共享缓存的情况下，在英特尔和AMD处理器上演示了新的基于LRU定时的通道。在超线程设置中，LRU通道的传输速率可以高达每缓存600 Kbps。与大多数现有的高速缓存通道不同，这些通道需要发送方触发高速缓存未命中，新的LRU通道只在发送方有高速缓存命中时工作，使通道更快，更隐蔽。本文还证明了新的LRU通道可以用于瞬时执行攻击，例如，幽灵此外，本文表明，LRU通道对现有的安全缓存设计构成威胁，这项工作表明LRU通道影响安全PL缓存。本文最后讨论和评估可能的防御。
2020-01-03 cs.CR
Fallout: Reading Kernel Writes From User Space
最近，乱序执行，在现代高端处理器中的一个重要的性能优化，已被发现构成了重大的安全威胁，允许跨安全域的信息泄漏。特别是Meltdown攻击，会将信息从操作系统内核泄露到用户空间，彻底侵蚀系统的安全性。为了解决这种和类似的攻击，而不产生软件对策的性能成本，英特尔在其最新的Coffee Lake R处理器中包含了基于硬件的防御。在这项工作中，我们表明，最近的硬件防御是不够的。具体来说，我们提出了辐射，一个新的瞬态执行攻击，从以前未开发的微架构组件称为存储缓冲区泄漏信息。我们展示了无特权的用户进程如何利用Fallout来重建内核最近写入的特权信息。我们进一步展示了如何使用Fallout来绕过内核地址空间随机化。最后，我们确定和探索微代码协助迄今被忽视的原因，瞬态执行。Fallout影响我们测试过的所有处理器代。然而，我们注意到一个令人担忧的回归，新的Coffee Lake R处理器比老一代更容易受到辐射的影响。
2019-05-29 cs.AR cs.CR
Processor Hardware Security Vulnerabilities and their Detection by Unique Program Execution Checking
最近在高级处理器中发现的安全攻击，被称为Spectre和Meltdown，导致公众对硬件安全的高度警觉。这些攻击的根本原因是通过“隐蔽通道”的信息泄漏，这些通道在秘密和攻击者之间没有任何显式信息流的情况下泄露秘密数据。许多消息来源认为，这种隐蔽通道是基于推测和乱序执行的高度先进的处理器架构所固有的，这表明可以通过远离高端处理器来避免这种安全风险。然而，本文表明，这个问题是更广泛的范围：我们提出了新的类别的隐蔽通道攻击，这是可能的平均复杂度的处理器，按顺序流水线，因为它们是主流的应用程序，从物联网到自治系统。我们提出了一种新的方法作为对隐蔽通道补救的基础：虽然所有以前的攻击都是通过人类攻击者的巧妙思考发现的，但本文提出了一种自动化和详尽的方法，称为“唯一程序执行检查”，该方法系统地检测和定位隐蔽通道的漏洞，包括迄今为止未知的隐蔽通道。
2018-12-05 cs.CR
Secure Remote Attestation with Strong Key Insulation Guarantees
近年来，在学术界和工业界都出现了安全处理器设计的趋势。具有硬件强制隔离的安全处理器可以成为未来云计算的坚实基础。然而，由于最近的侧信道攻击，商业安全处理器未能提供安全隔离执行环境的承诺。安全执行环境内的敏感信息总是通过侧通道泄漏。这项工作考虑了最强大的基于软件的侧信道攻击者，即，全数字状态观测（ADSO）对手，其可以观测所有数字状态，包括安全飞地中的所有数字状态。传统的签名方案在ADSO对抗模型下是不安全的。我们引入了一个新的密码原语称为一次性签名与秘密密钥暴露（OTS-SKE），它确保没有人可以伪造一个新的消息或随机数的有效签名，即使所有的秘密会话密钥泄漏。OTS-SKE使我们能够在ADSO攻击下安全地签署证明报告。我们还通过在系统中引入安全协处理器来最小化可信计算基础，并且安全协处理器和证明处理器之间的交互是单向的。也就是说，协处理器不接受来自处理器的输入，并且仅生成供处理器获取的密钥。实验结果表明，OTS-SKE的签名速度比Intel SGX中使用的椭圆曲线数字签名算法（ECDSA）要快。
2022-01-05 cs.AR cs.CR
Radio-Frequency Side-Channel Analysis of a Trapped-Ion Quantum Computer
Institute for Quantum Optics and Quantum Information (IQOQI), Austrian Academy of Sciences（奥地利科学院量子光学与量子信息研究所）
研究发现并利用了俘获离子量子计算机中因射频信号泄漏产生的侧信道，通过分析单离子和纠缠门的脉冲特性，验证了该攻击向量，并提出缓解信息泄露的方法。
2026-10-06 cs.CR quant-ph
Microarchitectural Leakage Templates and Their Application to Cache-Based Side Channels
现代处理器架构的复杂性已经引起了它们的组件之间的复杂交互。这样的交互可能会导致潜在的攻击向量在侧信道方面，可能可用于用户土地利用泄漏秘密数据。要利用和对付这种旁道，就必须详细了解目标成分。然而，对于许多CPU，这样的详细信息通常是未公开的。在本文中，我们引入泄漏模板的概念来抽象地描述特定的侧通道，并确定它们在二进制应用程序中的出现。我们设计并实现了Plumber，这是一个从已知会导致泄漏的单个代码序列（例如，在以前的工作中发现）。Plumber使用指令模糊、指令操作数突变和统计分析的组合来探索微架构优化的未记录行为，并推导出易受攻击的代码输入的充分条件，如果持有，则可以触发区分行为。使用Plumber，我们基于泄漏模板（用于ARM Cortex-A53和-A72内核）识别了新的泄漏原语，特别是与previction（一种新的过早缓存驱逐）和预取行为相关。我们通过重新识别OpenSSL 1.1.0g中基于预取器的漏洞来展示泄漏模板的实用性，该漏洞首先由Shin等人报告。[40]。
2022-11-25 cs.CR
Systematic Assessment of Cache Timing Vulnerabilities on RISC-V Processors
Université Libre de Bruxelles（布鲁塞尔自由大学）
本文为RISC-V处理器移植了缓存时序漏洞基准测试，并评估三款商用核心，发现C910漏洞源更多，65.9%漏洞普遍存在，旨在助力早期安全设计。
2025-10-10 cs.CR
SIMF: Single-Instruction Multiple-Flush Mechanism for Processor Temporal Isolation
微体系结构时序攻击是一种信息泄漏攻击，它利用现代处理器中的分时微体系结构组件，如高速缓存、翻译后备缓冲器（TLB）、分支预测单元（BPU）和推测执行，从受害进程或线程泄漏关键信息。为了减轻这种攻击，操作系统级解决方案广泛使用用于刷新核上状态的机制，因为核上状态对于分区来说太昂贵了。在这些系统中，刷新操作在软件中实现（使用高速缓存维护指令），这严重限制了定时攻击保护的效率。为了弥合这一差距，我们提出了专门的硬件支持，单指令多刷新（SIMF）机制，以刷新核心级状态，其中包括L1缓存，BPU，TLB和寄存器文件。我们通过将其实现为ISA扩展来演示SIMF，即，flushx指令，在标量有序RISC-V处理器中。所得到的处理器原型上Xilinx ZCU 102 FPGA和验证与国家的最先进的seL 4微内核，Linux内核在多核的情况下，和缓存定时攻击。我们的评估结果表明，SIMF显着的冲洗的开销超过两个因素的执行时间，并减少动态指令数的数量级。
2022-04-13 cs.AR cs.CR cs.OS
Store-to-Leak Forwarding: Leaking Data on Meltdown-resistant CPUs (Updated and Extended Version)
Meltdown和Spectre利用了CPU在瞬时乱序执行期间所做的微体系结构更改。使用侧信道技术，这些攻击可以从内存中泄漏任意数据。由于针对Meltdown的最先进的软件缓解措施可能会导致显著的性能开销，因此它们仅被视为临时解决方案。因此，软件缓解措施在更新的处理器上被禁用，这些处理器不再容易受到Meltdown的影响。在本文中，我们表明，熔毁攻击仍然是可能的，最近的CPU是不容易受到原来的熔毁攻击。我们表明，存储缓冲区-一个微架构优化，以减少数据存储的延迟-与TLB相结合，使强大的攻击。我们提出了几种与ASLR相关的攻击，包括从非特权应用程序中断KASLR，以及从JavaScript中断ASLR。我们还可以发起侧信道攻击，破坏TSX的原子性，并监视内核的控制流。此外，当与一个简单的Spectre小工具结合使用时，我们可以从内存中泄漏任意数据。我们的论文表明，类似Meltdown的攻击仍然是可能的，软件修复仍然是必要的，以确保内核和用户空间之间的适当隔离。这篇原始论文的更新扩展版本包括关于漏洞根本原因的新结果和解释，并展示了它与Fallout等MDS攻击的不同之处。
2021-03-05 cs.CR
LazyFP: Leaking FPU Register State using Microarchitectural Side-Channels
现代处理器利用越来越大的寄存器集来促进有效的浮点和SIMD计算。这个大的寄存器集对于操作系统来说是一个负担，因为当操作系统上下文在任务之间切换时，需要保存和恢复其内容。作为优化，操作系统可以推迟FPU和SIMD寄存器集的上下文切换，直到执行需要访问这些寄存器的第一条指令。同时，旧的内容保留在原地，希望当前任务可能根本不使用这些寄存器。这种优化通常称为延迟FPU上下文切换。为了实现这一点，处理器提供了利用浮点和SIMD寄存器切换指令可用性的能力。如果指令被关闭，任何执行它们的尝试都会产生错误。在本文中，我们提出了一种攻击，利用懒惰FPU上下文切换，并允许对手恢复任意进程或VM的FPU和SIMD寄存器集。该攻击作用于瞬时执行FPU或SIMD指令的处理器，这些指令跟随生成错误的指令，指示首次使用FPU或SIMD指令。在使用惰性FPU上下文切换的操作系统上，其他进程或虚拟机的FPU和SIMD寄存器内容可以通过缓存副作用重建。随着SIMD寄存器不仅用于加密计算，而且越来越多地用于简单操作，如复制内存，我们认为，懒惰FPU上下文切换是一个危险的优化，需要关闭在所有操作系统，如果有机会，他们在受影响的处理器上运行。
2018-06-19 cs.AR cs.CR cs.OS
Enter, Exit, Page Fault, Leak: Testing Isolation Boundaries for Microarchitectural Leaks
针对CPU微架构侧信道易被忽略导致隔离不完整的问题，开发扩展基于模型的关系测试（MRT）方法的压力测试工具，检测到新泄漏并验证方法有效性，推动处理器安全验证从被动转向主动。
2025-07-08 cs.CR
SpectreRewind: Leaking Secrets to Past Instructions
瞬态执行攻击利用微架构隐蔽通道来泄漏在逻辑程序执行期间不应该被访问的秘密。通常使用的微架构隐蔽通道是在微架构状态中留下持久足迹的通道，例如，高速缓存状态改变，在瞬时执行完成之后，从该通道恢复秘密。在本文中，我们提出了SpectreRewind，一种新的方法来创建基于竞争的瞬态执行攻击的隐蔽通道。在我们的方法中，一个隐蔽的通道是通过发出必要的指令之前，暂时执行的受害者代码逻辑。与需要同时多线程（SMT）的基于竞争的隐蔽通道不同，SpectreRewind支持基于单个硬件线程的隐蔽通道，使其在攻击者无法利用SMT的系统上可行。我们发现，在商品处理器上的浮点除法单元上的竞争可以用来创建一个高性能（~100 KB/s），低噪声的隐蔽通道，而不是常用的刷新+重载基于缓存隐蔽通道的瞬态执行攻击。我们实现了一个熔毁攻击利用建议的隐蔽通道表现出竞争力的性能相比，最先进的基于缓存的隐蔽通道的实现。我们还表明，隐蔽通道工程的JavaScript引擎的Chrome浏览器。
2020-06-23 cs.CR
Spectre Attacks: Exploiting Speculative Execution
现代处理器使用分支预测和推测执行来最大化性能。例如，如果分支的目的地取决于正在读取的内存值，CPU将尝试猜测目的地并尝试提前执行。当内存值最终到达时，CPU要么放弃，要么提交推测计算。推测逻辑在执行时是不忠实的，可以访问受害者的内存和寄存器，并且可以执行具有可测量副作用的操作。Spectre攻击涉及诱导受害者推测性地执行在正确的程序执行期间不会发生的操作，并且通过侧通道将受害者的机密信息泄露给对手。本文介绍了实际的攻击，结合方法从侧信道攻击，故障攻击，并返回导向的编程，可以读取任意内存从受害者的进程。更广泛地说，该文件表明，投机性执行的实现违反了安全假设的基础上的许多软件安全机制，包括操作系统的进程分离，静态分析，容器化，即时（JIT）编译，并采取对策，高速缓存定时/侧信道攻击。这些攻击对实际系统构成了严重威胁，因为在数十亿设备中使用的英特尔、AMD和ARM的微处理器中发现了易受攻击的推测执行功能。虽然在某些情况下可以采取临时的特定于处理器的对策，但合理的解决方案将需要修复处理器设计以及更新指令集架构（ISA），以便让硬件架构师和软件开发人员对CPU实现允许（和不允许）泄漏的计算状态达成共识。
2018-01-03 cs.CR
Detecting speculative leaks with compositional semantics
CISPA Helmholtz Center for Information Security（CISPA赫尔姆霍兹信息安全中心）；University of Trento（特伦托大学）；IMDEA Software Institute（IMDEA软件研究所）；Azure Research, Microsoft（微软Azure研究）；Saarland University（萨尔兰大学）；Amazon（亚马逊）
本文提出基于组合语义的框架，用于检测推测执行引入的信息流并分析软件防御。通过引入推测非干扰(SNI)理论，结合SMT求解器开发Spectector工具，有效检测漏洞并验证程序安全性。
2026-03-31 cs.CR
Real time Detection of Spectre and Meltdown Attacks Using Machine Learning
最近发现的Spectre和meltdown攻击通过侧信道攻击将机密信息泄露给其他进程，从而影响几乎所有处理器。这些漏洞暴露了现代CPU架构中的设计缺陷。为了修复这些设计缺陷，有必要对现代处理器的硬件进行更改，这是一项不平凡的任务。针对这些漏洞的软件缓解技术会导致显著的性能下降。为了在保持现代处理器性能优势的同时减轻Spectre和Meltdown攻击，本文提出了一种通过识别投机执行和侧信道攻击的滥用来实时检测Spectre和Meltdown攻击的机制。我们使用硬件性能计数器和软件事件来监控与推测执行、分支预测和缓存干扰相关的活动。我们使用各种机器学习模型来分析这些事件。当系统受到攻击时，这些事件会产生非常独特的模式;机器学习模型能够在实际负载条件下检测到Meltdown和Spectre攻击，准确率超过99%。
2020-06-02 cs.CR
Attack detection based on machine learning algorithms for different variants of Spectre attacks and different Meltdown attack implementations
为了提高处理器的整体性能，计算机架构师在现代处理器中使用各种性能优化技术，例如推测执行、分支预测和混沌执行。无论是现在还是将来，这些优化技术对于提高处理器指令的执行速度都至关重要。然而，研究人员发现，这些技术引入了隐藏的固有安全缺陷，例如近年来的崩溃和幽灵攻击。它们利用诸如混乱执行或推测执行与基于缓存的侧信道攻击相结合的技术来泄漏受保护的数据。这些漏洞的影响是巨大的，因为它们在现有或未来的处理器中普遍存在。然而，直到今天，meltdown和ghost还没有得到有效的解决，相反，多种攻击变体和不同的攻击实现已经从它们演变而来。本文提出通过特征选择优化四种不同的硬件性能事件，并利用机器学习算法构建针对Spectre v1、v2、v4以及不同实现的meltdown攻击的实时检测机制，最终达到99\%以上的准确率。为了验证该攻击检测模型的实用性，本文用多种良性程序和不同实现的Spectre攻击对建模过程进行了测试，绝对准确率也超过了99%，表明本文能够应对日常可能发生的不同攻击变种和同一攻击的不同实现。
2022-08-30 cs.CR
CryptRISC: A Secure RISC-V Processor for High-Performance Cryptography with Power Side-Channel Protection
University of Texas at Dallas（德克萨斯大学达拉斯分校）；Rensselaer Polytechnic Institute（伦斯勒理工学院）
CryptRISC是一种基于RISC-V的处理器，通过指令集驱动的运算掩码框架，实现密码运算的高效安全加速，有效防护电源侧信道攻击。
2026-02-23 cs.CR
Leaky Nets: Recovering Embedded Neural Network Models and Inputs through Simple Power and Timing Side-Channels -- Attacks and Defenses
Massachusetts Institute of Technology（麻省理工学院）
随着机器学习理论的发展，许多商用嵌入式微处理器使用神经网络模型进行各种信号处理。然而，其相关的侧信道安全漏洞构成了一个主要问题。已经有几个概念验证攻击演示了其模型参数和输入数据的提取。但是，这些攻击中的许多涉及特定的假设，具有有限的适用性，或者对攻击者造成巨大的开销。在这项工作中，我们研究了嵌入式神经网络实现的侧信道漏洞，通过使用基于时间的信息泄漏和简单的功率分析侧信道攻击恢复其参数。我们展示了我们的攻击流行的微控制器平台上的网络不同的精度，如浮点，定点，二进制网络。我们不仅能够成功地恢复模型参数，而且能够恢复上述网络的输入。针对基于时间的攻击的对策实施和他们的开销进行了分析。
2021-03-26 cs.CR cs.LG
Software-based Microarchitectural Attacks
现代处理器是高度优化的系统，其中每个计算时间周期都很重要。许多优化取决于正在处理的数据。基于软件的微体系结构攻击利用了这些优化的效果。微体系结构侧信道攻击从密码计算、通用计算或内核泄漏秘密。这种泄漏甚至会在所有常见的隔离边界（如进程、容器和虚拟机）上持续存在。微体系结构故障攻击利用现代计算机系统的物理缺陷。收缩进程技术在孤立的硬件元素之间引入了影响，攻击者可以利用这些影响来控制整个系统。这些攻击在攻击者没有特权甚至是沙箱的情况下特别有趣。在这篇论文中，我们专注于商品系统的微架构攻击和防御。我们调查了已知的和新的侧通道，并表明微架构攻击可以完全自动化。此外，我们表明，这些攻击可以安装在高度受限的环境中，如网站中的沙箱JavaScript代码。我们表明，微架构攻击存在于任何现代计算机系统，包括移动设备（例如，智能手机）、个人计算机和商业云系统。本论文由两部分组成。在第一部分中，我们提供了现代处理器架构的背景，并讨论了最先进的攻击和防御领域的微架构侧信道攻击和微架构故障攻击。在第二部分中，我们的论文的选择提供没有修改，从他们的原始出版物。我与人合著了这些论文，这些论文随后经过匿名同行评审，被接受，并在著名的国际会议上发表。
2017-06-19 cs.CR
AgentTell: Behavioural Side-Channel Leakage in Browser-Use Agents
BRAC University（BRAC大学）；Qatar Computing Research Institute (QCRI)（卡塔尔计算研究所（QCRI））
本研究定义并研究了浏览器使用智能体中的行为侧信道泄漏问题，提出AgentTell基准（20个场景、100个任务），在9,760个会话中评估发现智能体在61.1%的会话中通过行为泄露秘密，即使明确禁止仍泄露，且34.5%的泄露会话中给出虚假保证。
2026-09-29 cs.AI cs.CR
DejaVuzz: Disclosing Transient Execution Bugs with Dynamic Swappable Memory and Differential Information Flow Tracking assisted Processor Fuzzing
瞬态执行漏洞已经成为现代处理器的一个严重威胁。硬件模糊测试技术最近在发现大规模乱序处理器设计中的瞬态执行错误方面显示出了很好的结果。然而，他们的微体系结构的可控性和可观察性差，防止他们有效地和高效地检测瞬态执行漏洞。本文提出了DejaVuzz，一种新的预硅阶段处理器瞬态执行错误模糊。DejaVuzz利用两个创新的操作原语：动态可交换内存和差分信息流跟踪，实现更有效和高效的瞬态执行漏洞检测。动态可交换存储器使得能够隔离相同地址空间内的不同指令流。利用此功能，DejaVuzz为任意瞬态窗口生成有针对性的训练，并消除无效训练，从而实现高效触发各种瞬态窗口。差分信息流跟踪有助于观察敏感数据在微体系结构上的传播。基于污点，DejaVuzz设计了污点覆盖矩阵来指导突变，并使用污点活性注释来识别可利用的泄漏。我们的评估表明，DejaVuzz优于最先进的模糊器SpecDoctor，以更低的训练开销触发更全面的瞬态窗口，并实现4.7倍的覆盖率提高。DejaVuzz还以可接受的开销减轻了控制流过度污染，并在BOOM和XiangShan上发现了5个以前未发现的瞬态执行漏洞（分配了6个CVE）。
2025-04-29 cs.AR cs.CR
Leaking Secrets through Modern Branch Predictor in the Speculative World
利用推测的瞬时执行攻击已经在计算机系统中引起了重大关注。通常，利用分支预测器来触发瞬态执行攻击中的误推测。在这项工作中，我们展示了一类新的投机为基础的攻击目标的分支预测单元（BPU）。我们发现，条件分支的投机性解析（即，在嵌套推测中）改变现代处理器中的模式历史表（PHT）的状态，这些状态在随后压缩相应的分支之后不会恢复。这种特性使得攻击者可以利用BPU作为瞬时执行攻击的秘密传输介质。为了评估发现的漏洞，我们构建了一个新的攻击框架BranchSpectre，通过观察推测性的PHT更新（以隐蔽和侧通道的形式）来实现意外秘密的泄露。我们进一步研究了基于历史的预测器中的PHT碰撞机制以及Intel处理器中的分支预测模式转换。基于这样的知识，我们实现了超高速隐蔽通道（BranchSpectre-cc）以及两个侧通道（即，BranchSpectre-v1和BranchSpectre-v2），其仅依赖于BPU用于推测域中的误推测触发和秘密推断。值得注意的是，BranchSpectre侧通道可以利用比Spectre攻击中使用的更简单的代码模式。我们提出了一个广泛的BranchSpectre代码小工具分析一组流行的现实世界的应用程序代码库，然后在OpenSSL上演示现实世界的侧信道攻击。评估结果表明，大量的更广泛的存在和更高的利用BranchSpectre代码模式在现实世界的软件。最后，我们讨论了几…
2021-10-29 cs.AR cs.CR
Exploiting CPU Clock Modulation for Covert Communication Channel
本文提出一种利用现代x86处理器占空比调制特性的新型隐蔽信道，通过发送方与接收方协作操纵该特性秘密传输信息，实测数据传输速率可达55.24比特每秒。
2024-04-08 cs.CR
A Scalable Formal Verification Methodology for Data-Oblivious Hardware
本文提出基于归纳属性和标准属性检查的硬件数据无关行为形式化验证方法，可扩展至乱序处理器，并在 IBEX 中发现时序违规。
2024-03-11 cs.CR
μRL: Discovering Transient Execution Vulnerabilities Using Reinforcement Learning
Worcester Polytechnic Institute（伍斯特理工学院）
本文提出 μRL，用反馈驱动的强化学习自动探索处理器指令序列以发现瞬态执行漏洞，并在 Intel Skylake-X 与 Raptor Lake 上找到多种无异常字节泄漏原语。
2025-02-20 cs.AR cs.CR cs.LG
SMoTherSpectre: exploiting speculative execution through port contention
Spectre、Meltdown和相关攻击已经证明，内核、虚拟机管理程序、可信执行环境和浏览器很容易通过微架构弱点泄露信息。然而，目前尚不清楚其他应用程序，特别是那些不加载攻击者提供的代码的应用程序可能会受到多大程度的影响。目前还不清楚这些攻击在多大程度上依赖于基于缓存的侧通道。我们介绍SMoTherSpectre，一个投机性的代码重用攻击，利用端口争用同时多线程处理器（SMoTher）作为一个侧通道，从受害者进程泄漏信息。SMoTher是一个细粒度的侧通道，它基于单个牺牲指令检测争用。为了发现现实世界的小工具，我们描述了一种方法，并建立一个工具，定位SmoTher-gadgets在流行的图书馆。在对glibc的评估中，我们发现了数百个可以用来泄露信息的小工具。最后，我们展示了对OpenSSH服务器的概念验证攻击，创建用于确定四个主机密钥位的预言机，以及对使用OpenSSL库执行加密的应用程序的攻击，创建一个可以通过libcrypto和glibc中的小工具区分一点明文的预言机。
2019-09-26 cs.CR
Protecting Cache States Against Both Speculative Execution Attacks and Side-channel Attacks
针对传统缓存时序侧信道与推测执行攻击难以同时防御的问题，提出STAR方法框架并设计STAR-FARR和STAR-NEWS两种安全缓存架构，开销分别仅为5.6%和6.8%。
2023-06-05 cs.AR cs.CR
CIDPro: Custom Instructions for Dynamic Program Diversification
定时侧信道攻击由于其易访问性而对嵌入式系统构成了重大威胁。我们提出CIDPro，一个框架，依赖于动态的程序多样化，以减轻定时边信道泄漏。该框架集成了广泛使用的LLVM编译器基础设施和日益流行的RISC-V FPGA软处理器。编译器在程序的安全关键段中自动生成自定义指令，指令在RISC-V自定义协处理器上执行，以在每个执行实例上产生多样化的时序特性。CIDPro已在Zynq 7000 XC 7Z 020 FPGA器件上实现，以研究性能开销和安全权衡。实验结果表明，我们的解决方案可以实现80%和86%的定时侧信道容量减少两个基准与可接受的性能开销相比，现有的解决方案。此外，所提出的方法只会导致整个RISC-V系统的1%切片的硬件面积开销可以忽略不计。
2018-09-04 cs.AR cs.CR
Specognitor: Identifying Spectre Vulnerabilities via Prediction-Aware Symbolic Execution
Spectre攻击利用推测性执行来泄露敏感信息。在过去的几年中，已经提出了一些静态侧通道检测器来检测存在推测执行的高速缓存泄漏。然而，这些技术要么忽略了分支预测机制，检测静态的预定义模式，这是不适合检测新的模式，或导致假阴性。在本文中，我们说明了预测不可知的最先进的方法的弱点。我们提出了Specognitor，一种新的预测感知符号执行引擎，健全地探索程序路径和检测微妙的幽灵变体1和变体2漏洞。我们提出了一个动态模式检测机制，以考虑现有的和未来的漏洞。我们的实验结果表明Specognitor在分析真实世界的密码程序w.r.t.不同的处理器家族。
2022-11-24 cs.AR cs.CR cs.SC
Mitigating Power Attacks through Fine-Grained Instruction Reordering
侧信道攻击是一种利用信息泄漏的安全漏洞。他们使用物理参数的测量和分析来进行逆向工程并从系统中提取秘密。特别是功率分析攻击，从计算设备收集一组功率迹线，并使用统计技术将该信息与受攻击的应用数据和源代码相关联。即时编译、随机代码注入和指令去混淆等对策使指令的执行变得模糊，从而降低了安全风险。不幸的是，由于这些解决方案执行的随机性和多余的指令，它们在性能、功率和面积上引入了较大的开销。在这项工作中，我们提出了一种调度算法，动态重新排序的顺序处理器中的指令，以提供混淆的执行和减轻功耗分析攻击，几乎没有影响的性能，功率或处理器的面积。我们利用关键指令的操作数可用性（松弛）之间的时间来创建高性能的随机时间表，而不需要额外的指令或静态预分配。此外，我们使用不同的攻击进行扩展的安全分析。我们强调使用不正确的对抗性假设的危险，这往往会导致错误的安全感。在这方面，我们的高级安全指标显示了34 $\times$的改进，而我们的基本安全评估显示结果高达261 $\times$。此外，我们的系统实现了96%的平均性能，基线未受保护的处理器。
2021-07-23 cs.AR cs.CR
Automatic Detection of Speculative Execution Combinations
现代处理器采用不同的预测机制来推测不同种类的指令。攻击者可以同时利用这些预测机制，以触发有关投机性访问数据的泄漏。因此，对这种投机性泄漏的合理推理需要考虑到所有潜在的投机机制。不幸的是，现有的正式模型只支持推理固定的，硬编码的推测机制，没有简单的支持，以扩展所述推理到新的机制。在本文中，我们开发了一个框架，推理组成的投机语义，捕捉投机由于不同的机制，并实现它的一部分，斯佩克特验证工具。我们实现了新的语义推测存储和返回指令，并结合它们的语义推测分支。我们的框架产生推测语义，用于推测通过构造而安全的那些指令的任何组合，即，我们免费获得这些安全保障。在Spectector中实现我们的新语义，让我们验证现有的代码库容易受到Spectre v1，Spectre v4和Spectre v5漏洞的影响，以及只容易受到其组合的新片段。
2022-09-02 cs.CR cs.PL
Short Paper: Static and Microarchitectural ML-Based Approaches For Detecting Spectre Vulnerabilities and Attacks
University of Massachusetts Dartmouth（马萨诸塞大学达特茅斯分校）
Spectre入侵利用了现代处理器中的推测执行设计漏洞。这些攻击违反了程序中的隔离原则，以获取未经授权的私人用户信息。当前最先进的检测技术利用微体系结构特征或易受攻击的推测性代码来检测这些威胁。然而，这些技术是不够的，因为Spectre攻击已经被证明是更隐蔽的，最近发现的变种绕过了当前的缓解机制。侧通道在处理器缓存中生成不同的模式，并且敏感信息泄漏取决于易受Spectre攻击的源代码，其中攻击者使用这些漏洞，例如分支预测，这会导致数据泄露。以前的研究主要采用微体系结构分析来检测Spectre攻击，这是一种反应式方法。因此，在本文中，我们提出了第一次全面评估的静态和微架构分析辅助机器学习方法来检测Spectre脆弱的代码片段（预防）和Spectre攻击（反应）。我们评估的性能权衡采用分类检测幽灵的漏洞和攻击。
2022-10-26 cs.CR cs.LG
On the Evaluation of User Privacy in Deep Neural Networks using Timing Side Channel
IIT Kharagpur（印度理工学院克勒格布尔分校）；NYU Abu Dhabi（纽约大学阿布扎比分校）；IMEC（微电子技术中心）
本文发现深度学习框架PyTorch中存在数据相关的时序侧信道类泄露，攻击者可借此对MLaaS发起成员推理攻击，且差分隐私也无法完全防御，并提出恒定时间分支操作作为有效对策。
2024-02-17 cs.CR cs.LG
Application Inference using Machine Learning based Side Channel Analysis
Georgia Institute of Technology（佐治亚理工学院）；Intel Corporation（英特尔公司）
无处不在的计算的扩散需要节能以及现代处理器的安全操作。侧信道攻击正成为对嵌入在现代计算基础设施中的设备的安全性和隐私的严重威胁。通过物理签名（如功耗、电磁辐射（EM）和执行时间）的非预期信息泄漏已成为SoC的关键安全考虑因素。此外，通过软件接口访问的用户权限级别的信息会导致纯软件攻击。在本文中，我们使用了一个监督学习为基础的方法来推断在Android平台上执行的应用程序的基础上提取的EM侧通道发射和软件暴露的动态电压频率缩放（DVFS）状态的特征。我们强调了基于机器学习的方法对于在复杂的SoC上利用这些多维特征的重要性，而不是基于分析的方法。我们还表明，学习从板载频率驱动器（cpufreq）轮询的瞬时频率状态足以识别一个已知的应用程序和标记潜在的恶意未知的应用程序。对运行在骁龙820板上的ARMv8处理器上的基准测试应用程序的实验结果表明，这些应用程序的早期检测，并在检测未知应用程序时至少有85%的准确率。总的来说，重点是利用低复杂度的路径，通过学习CPU核心的瞬时频率状态模式的应用推理攻击。
2019-07-09 cs.CR cs.LG
AutoCAT: Reinforcement Learning for Automated Exploration of Cache-Timing Attacks
现代微处理器中积极的性能优化可能导致安全漏洞。例如，处理器缓存中基于时间的攻击可以窃取密钥或破坏随机化。到目前为止，查找缓存定时漏洞主要由人类专家执行，这是低效和费力的。鉴于未报告的漏洞会使系统处于风险之中，因此需要能够探索漏洞的自动工具。在本文中，我们提出了AutoCAT，一个自动化的探索框架，使用强化学习（RL）发现缓存定时通道攻击序列。具体来说，AutoCAT将缓存定时通道攻击公式化为攻击程序和持有秘密的受害者程序之间的猜测游戏。因此，这个猜谜游戏可以通过现代深度RL技术来解决。AutoCAT可以在不了解设计细节的情况下，在不同的攻击和受害程序配置下，探索各种缓存配置中的攻击。AutoCAT还可以查找绕过某些检测和防御机制的攻击。特别是，AutoCAT发现了StealthyStreamline，这是一种新的攻击，能够绕过基于性能计数器的检测，信息泄漏率比基于真实处理器的最先进的LRU攻击高出71%。AutoCAT是第一个使用RL来制作微架构定时通道攻击序列的同类产品，可以加速安全微处理器设计的缓存定时通道探索。
2023-02-04 cs.AR cs.CR
