Design Space Exploration to Find the Optimum Cache and Register File Size for Embedded Applications
在未来，嵌入式处理器必须处理更多的计算密集型网络应用程序和互联网流量和数据包处理任务变得更加繁重和复杂。由于处理器性能与平均内存访问延迟密切相关，而且处理器寄存器的数量也影响性能，因此缓存和寄存器文件是设计嵌入式处理器体系结构的两个主要部分。虽然增加高速缓存和寄存器文件的大小导致嵌入式应用程序和具有太多数据包的高流量网络中的数据包处理任务的性能改善，但增加的面积、功耗和存储层次结构延迟是这些技术的开销。因此，在嵌入式处理器的设计中，以最佳的尺寸实现这些组件具有重要的意义。本文探讨了缓存和寄存器文件的大小对处理器性能的影响，以计算这些组件的嵌入式应用程序的最佳大小。实验结果表明，虽然增加缓存和寄存器文件是提高嵌入式处理器性能的一种方法，但是当缓存和寄存器文件的大小超过一定的阈值时，性能的提高会达到饱和，然后下降。
2012-05-09 cs.AR
Performance Study of Partitioned Caches in Asymmetric Multi-Core Processors
本文研究非对称多核处理器中L2和末级缓存的分区策略，基于PARSEC和SPLASH2多线程基准，提出介于完全共享与完全私有之间的中间缓存设计，以优化功耗和缓存缺失代价。
2023-04-11 cs.AR
DEW: A Fast Level 1 Cache Simulation Approach for Embedded Processors with FIFO Replacement Policy
提高缓存模拟的速度，以获得命中/未命中率，使性能估计，嵌入式系统的缓存探索和能源估计。此前，此类模拟（特别是精确的方法）专门针对利用最近最少使用（LRU）替换策略的缓存。针对先进先出（FIFO）替换策略，提出了一种新的、快速、准确的Cache模拟方法。这种方法，称为DEW，是能够模拟多个1级缓存配置（不同的设置大小，associativities，和块大小）与FIFO替换的，- ment政策。DEW利用基于二叉树的缓存配置表示和一种新颖的搜索方法来加快模拟，比单缓存模拟器，如Dinero IV。根据不同的缓存块大小和基准应用程序，DEW的运行速度比Dinero IV快8到40倍。Dinero IV比较了比DEW多2.17到19.42倍的缓存方式，以确定准确率未命中率。
2015-08-31 cs.AR
Dynamic cache reconfiguration based techniques for improving cache energy efficiency
现代多核处理器采用大型末级高速缓存，例如Intel的E7 - 8800处理器使用24MB L3高速缓存。此外，随着每一代CMOS技术，泄漏能量已经急剧增加，因此，泄漏能量预计将成为能量耗散的主要来源，特别是在末级高速缓存（LLC）中。传统的高速缓存节能方案要么以节省动态能量为目标，要么基于一级高速缓存特有的属性，因此这些方案对末级高速缓存的效用有限。此外，其他几种技术需要离线分析或每个应用程序调优，因此不适合产品系统。在这项研究中，我们提出了新的高速缓存泄漏节能方案的单核和多核系统，桌面，QoS，实时和服务器系统。我们提出了软件控制，硬件辅助的技术，使用动态缓存重新配置配置的缓存，以最节能的配置，同时保持性能损失的限制。为了分析和测试大量的潜在配置，我们利用低开销的微架构组件，这些组件可以轻松集成到现代处理器芯片中。我们采用了一个系统范围的方法来节省能源，以确保高速缓存重新配置不会增加处理器的其他组件的能耗。我们将我们的技术与最先进的技术进行了比较，发现我们的技术在能源效率方面优于它们。这项研究在提高高端嵌入式、桌面、服务器处理器和多任务系统的能效方面具有重要的应用。我们还提出了有效的设计空间探索的性能估计方法，并实现了基于时间采样的全系统架构仿真器的仿真加速方法。
2013-10-16 cs.AR
Scalable Hierarchical Instruction Cache for Ultra-Low-Power Processors Clusters
针对超低功耗处理器集群，提出可扩展分层指令缓存（L1.5共享缓存加预取器），提升频率达20%，性能最高提升17%，且保持能量效率。
2023-09-04 cs.AR
MERE: Hardware-Software Co-Design for Masking Cache Miss Latency in Embedded Processors
研究针对标量顺序核心实现预执行面临的面积与缓存竞争挑战，提出首个全栈软硬件协同设计系统MERE，通过自适应预执行机制在低于5%开销下实现2宽乱序核心93.5%的性能。
2025-04-02 cs.AR
Coordinated Management of Processor Configuration and Cache Partitioning to Optimize Energy under QoS Constraints
提高能效的一种有效方法是对硬件资源进行节流，以满足特定的性能目标，该目标被指定为QoS约束，与在多核系统上运行的所有应用程序相关联。现有技术已经提出了资源管理（RM）框架，其中以协调的方式管理分配给每个处理器的末级高速缓存（LLC）的份额和每个处理器的电压-频率（VF）设置以减少能量。这种方案的缺点在于，虽然一个核为另一个核放弃LLC资源，但是性能下降必须通过更高的VF设置来补偿，这导致能耗的二次增加。通过允许每个核适于利用指令和存储器级并行（ILP/MLP），实现了显著更高的能量节省。本文提出了一种用于LLC分区、处理器自适应和每核VF扩展的协调RM。第一个贡献是一个系统的研究资源权衡时，使三个类的资源之间的协调方式进行交易。第二个贡献是一个新的RM框架，利用这些权衡，以节省更多的能源。最后，准确建模资源节流对性能的影响的一个挑战是高精度地预测MLP的量。为此，本文贡献了一种机制，估计不同的处理器配置和LLC分配的MLP的效果。总体而言，我们表明，高达18%的能源，平均10%，可以节省使用所提出的计划。
2019-11-12 cs.AR
Performance-Optimum Superscalar Architecture for Embedded Applications
嵌入式应用广泛应用于便携式设备，如无线电话，个人数字助理，笔记本电脑等高吞吐量和实时的的要求是特别重要的，在这样的数据密集型任务。因此，提供所需性能的体系结构是最理想的。另一方面，处理器性能与平均存储器访问延迟、处理器寄存器数量以及指令窗口大小和超标量参数密切相关。因此，在设计嵌入式处理器的超标量体系结构时，高速缓存、寄存器文件和超标量参数是主要的体系结构问题。虽然增加高速缓存和寄存器文件的大小导致高性能嵌入式处理器的性能提高，增加的面积，功耗和内存延迟是这些技术的开销。本文探讨了高速缓存、寄存器文件和超标量参数对处理器性能的影响，为嵌入式应用指定了这些参数的最佳大小。实验结果表明，虽然有较大的大小，这些参数是在嵌入式处理器中的性能提高的方法之一，但是，通过增加一些参数的大小超过一个阈值，性能提高是饱和的，特别是在缓存大小，超过这个阈值的增量降低性能。
2012-04-12 cs.AR
Evaluating Cache Coherent Shared Virtual Memory for Heterogeneous Multicore Chips
工业的趋势是朝向异构多核处理器（HMC），包括具有CPU的芯片和诸如GPU的并行线程面向吞吐量的处理器（MTTOP）。尽管当前同构芯片将核与高速缓存一致共享虚拟内存（CCSVM）紧密耦合，但这不是任何当前HMC所使用的通信范例。在本文中，我们提出了一个CCSVM设计的CPU/MTTOP芯片，以及扩展的pthreads编程模型，称为xthreads，编程这个HMC。我们的目标是评估与CCSVM紧密耦合的异构核的潜在性能优势。
2013-10-29 cs.AR
An evaluation of a microprocessor with two independent hardware execution threads coupled through a shared cache
本文评估了一种通过复制执行流水线并共享缓存构成的双硬件线程微处理器，其面积开销为单线程处理器的25%，在可并行化应用上实现1.6至1.88倍加速，但在缓存未命中频繁时性能下降。
2023-05-28 cs.AR
An efficient reverse-lookup table based strategy for solving the synonym and cache coherence problem in virtually indexed, virtually tagged caches
虚拟索引和虚拟标记（VIVT）高速缓存是微处理器1级高速缓存的有吸引力的选择，因为它们的快速响应时间，并且因为它们比诸如虚拟索引物理标记（VIPT）高速缓存的更复杂的高速缓存实现更便宜。如果将一级VIVT高速缓存实现为直接映射高速缓存（VIVT-DM高速缓存），则其构造变得更加简单。然而，VIVT和VIVT-DM高速缓存具有一些缺点。当高速缓存中的组的数量大于最小页面大小时，高速缓存中可能存在同义词（映射到相同物理地址的两个或更多虚拟地址）。此外，跨多个处理器的缓存一致性的维护需要硬件中的物理到虚拟的转换机制。我们描述了一个简单的，高效的反向查找表为基础的方法来解决VIVT（集关联和直接映射）缓存的同义词和一致性问题。特别地，所提出的方案不干扰典型微处理器中的关键存储器访问路径，并且其实现需要低开销。我们已经实施并验证了该计划在AJIT 32位微处理器核心（SPARC-V8 ISA的实现）和实现使用大约2%的门和5.3%的存储器位的处理器核心。
2021-08-01 cs.AR cs.OS
Abusing Cache Line Dirty States to Leak Information in Commercial Processors
高速缓存已被用于构建各种类型的隐蔽和侧通道来泄漏信息。大多数现有的高速缓存通道利用高速缓存命中和高速缓存未命中之间的定时差。然而，我们引入了一个新的和更广泛的分类缓存隐蔽通道攻击：命中+未命中，命中+命中，和未命中+未命中。我们强调，在不同的状态下，高速缓存线的高速缓存未命中可能有更显着的时间差，这些可以被用作定时通道。基于这种分类，我们提出了一种新的稳定和隐形的Miss+Miss缓存通道。写回高速缓存广泛部署在现代处理器中。本文详细介绍了一种方法，在该方法中，可以使用替换延迟差异来构建基于时间的通道（称为WB通道），以泄漏回写缓存中的信息。发送方对高速缓存行的任何修改都将其设置为脏状态，并且接收方可以通过测量替换该高速缓存集的延迟来观察这一点。我们还演示了如何利用缓存集中不同数量的脏缓存行，以提高传输带宽的符号编码多个位。商业系统中WB信道的峰值传输带宽可以在发送器和接收器之间没有共享存储器的超线程设置中每个高速缓存集在1300和4400 kbps之间变化。与大多数现有的高速缓存通道（其总是针对特定的存储器地址）相比，新的WB通道关注于高速缓存组和高速缓存线状态，使得通道难以被核心上的其他进程干扰，并且它们仍然可以使用随机替换策略在高速缓存中工作。我们还从缓存加载数量和缓存未命中率的角度分析了WB通道的隐蔽性。我们讨论和评估可能的防御措施。最后讨论了各种形式的侧信道攻击。
2022-04-26 cs.AR cs.CR
Analytical models of Energy and Throughput for Caches in MPSoCs
计算机体系结构的总体趋势正更多地转向并行性。多核架构已被证明是处理器发展的重要一步。随着多核架构的发展，研究人员正致力于寻找不同的解决方案来充分利用多核的能力。随着芯片上内核数量的不断增加，高速缓存的作用变得至关重要。一个理想的内存配置应该既大又快，然而，实际上，系统架构师必须在存储层次结构的大小和访问时间之间取得平衡。在设计时了解特定缓存配置对系统吞吐量和能耗的影响非常重要。本文提出了一个增强版本的先前提出的多核系统的缓存能量和吞吐量模型。与其他模型相比，这些模型使用的输入参数数量明显较少。本文还通过周期精确模拟器和著名的处理器功耗估计器验证了所提出的模型。结果表明，所提出的能量模型提供的准确性在10%的最大误差范围内的单核处理器和5%左右的MPSoC，和吞吐量模型的结果在单核和多核架构的最大误差高达11.5%。
2019-10-19 cs.AR
Phase-Priority based Directory Coherence for Multicore Processor
随着单个芯片中的核数量的增加，一致性协议的典型实现增加了显著的硬件和复杂性开销。此外，CMP系统的性能取决于数据访问延迟，而数据访问延迟受一致性协议和片上互连的影响很大。本文提出了PPB（Phase-Priority Based）缓存一致性协议，它是对现代目录一致性协议的一种优化。我们利用观察到的瞬态发生在目录一致性协议，导致一些不必要的瞬态和停滞。PPB缓存一致性协议实现了一致性事务，并引入了阶段消息的思想.此阶段被视为消息的优先级。此外，我们还在片上网络中增加了新的基于优先级的仲裁器，以支持PPB缓存一致性协议。该机制在片上网络中可以支持有效的缓存访问，从而提高片上网络的效率。我们使用SPLASH-2基准测试的执行驱动的全系统模拟器的分析表明，PPB缓存一致性优于基于MESI的目录，不必要的瞬态和失速的数量减少了24%。它还报告了7.4%的加速。该策略的其他优点是减少了微片的延迟，并显着降低了片上网络的能量消耗。
2013-05-14 cs.AR
LazyPIM: Efficient Support for Cache Coherence in Processing-in-Memory Architectures
内存中处理（PIM）架构最近越来越流行，因为3D堆栈内存中可用的高内部带宽提供了更大的激励来将一些计算移动到内存的逻辑层中。为了保持程序正确性，在存储器中执行的程序部分必须与在处理器内继续执行的程序部分保持一致。不幸的是，PIM架构不能使用传统的方法来缓存一致性，由于高芯片外的流量消耗的一致性消息，这，我们在这项工作中说明，可以撤消PIM执行的好处，许多数据密集型应用程序。我们提出了LazyPIM，一个新的硬件缓存一致性机制专门为PIM设计。用于PIM中的一致性的先前方法不适合于在处理器和PIM逻辑之间共享大量数据的应用。LazyPIM使用推测性缓存一致性和压缩一致性签名的组合，以极大地降低保持PIM与处理器一致性的开销，即使存在大量共享。我们发现，LazyPIM将一系列数据密集型PIM应用的平均性能提高了19.6%，将片外流量减少了30.9%，并将能耗降低了18.0%，而不是PIM一致性的最佳先前方法。
2017-06-10 cs.AR
HyDRA: Deadline and Reuse-Aware Cacheability for Hardware Accelerators
Amar Nath and Shashi Khosla School of Information Technology, Indian Institute of Technology Delhi（印度德里理工学院阿马尔·纳特和沙希·科斯拉信息技术学院）；Department of Computer Science and Engineering, Indian Institute of Technology Delhi（印度德里理工学院计算机科学与工程系）
本文提出了一种基于 clustering 的方法 LERN，用于学习和预测硬件加速器在共享缓存中的 reuse 行为，并提出了一种 deadline 和 reuse 意识的 cache 管理策略 HyDRA，以在性能效率和 deadline 满足之间找到新的平衡。
2026-05-12 cs.AR
ARC: DVFS-Aware Asymmetric-Retention STT-RAM Caches for Energy-Efficient Multicore Processors
本文分析了DVFS对STT-RAM L1缓存保持时间需求的影响，提出了非对称保持核心（ARC）设计及运行时预测模型，通过保持时间异构性匹配应用需求，使缓存能量平均降低20.19%，处理器总能量降低7.66%。
2024-07-28 cs.AR cs.CY
Relative Performance of a Multi-level Cache with Last-Level Cache Replacement: An Analytic Review
当今的处理器采用多级高速缓存层次结构，其中一个或两个级别的私有高速缓存和共享的最后一级高速缓存（LLC）。LLC中高效的缓存替换策略对于减少片外存储器传输以及内存带宽冲突至关重要。用于包容性LLC的缓存替换技术对于多级缓存可能不是有效的，因为它可以由同时运行的具有不同访问行为的巨大应用共享。一个应用程序可以通过泛洪缓存请求并驱逐另一个应用程序的有用数据来支配另一个应用程序。从性能的角度来看，与包容性有限责任公司相比，排他性有限责任公司使更换政策更加苛刻。本文分析了一些现有的替代技术的LLC的性能评估。
2013-07-24 cs.AR
Understanding Cache Boundness of ML Operators on ARM Processors
Heidelberg University（海德堡大学）；Materials Center Leoben（莱奥本材料中心）
像TVM这样的机器学习编译器允许在嵌入式CPU上快速灵活地部署。这使得可以使用非标准运算符，这在ML压缩技术中很常见。但是，有必要了解ML工作负载中典型计算密集型操作员的局限性，以设计适当的解决方案。这是第一次对TVM生成的密集和卷积运算符进行详细分析，与嵌入式ARM处理器的基本硬件限制进行比较。因此，它解释了计算峰值性能之间的差距，理论和测量，和现实世界的最先进的结果，创建与TVM和openBLAS。相反，可以看到单精度通用矩阵乘法（GEMM）和卷积受L1缓存读取带宽的约束。对8位和位串行量化运算符的探索表明，与高速缓存限制的浮点运算符相比，量化可以用于实现相关的加速比。然而，量化运算符的性能高度依赖于数据布局和位打包之间的相互作用。
2021-02-01 cs.AI cs.AR cs.LG
HoLiSwap: Reducing Wire Energy in L1 Caches
本文介绍了HoLiSwap的一种方法，以减少L1缓存线能量，总的缓存能量的一个显着的一部分，交换热线的缓存方式最接近的处理器。我们观察到（i）一小部分（<3%）的高速缓存线（热线）服务于超过60%的L1高速缓存访问，以及（ii）最近和最远高速缓存子阵列之间的线能量差可以超过6 $\times$。我们的方法利用这种差异线能量动态识别热线和交换它们到最近的物理方式在一组关联的L1缓存。这将线能量提高高达44%（整体系统能量节省1.82%），而不会影响缓存未命中率和0.13%的性能下降。我们还表明，HoLiSwap可以简化方式预测。
2017-01-14 cs.AR
AWRP: Adaptive Weight Ranking Policy for Improving Cache Performance
由于计算机内存和处理器之间的性能差异很大，因此虚拟内存管理对系统性能起着至关重要的作用。高速缓冲存储器是一种快速存储器，用于补偿存储器和处理器之间的速度差异。本文提出了一种自适应替换策略，该策略具有开销小、性能好、易于实现等优点。仿真结果表明，该算法的性能优于最近最少使用算法（LRU）、先进先出算法（FIFO）和自适应时钟替换算法（CAR）。
2011-07-25 cs.AR cs.PF
Efficient Placement and Migration Policies for an STT-RAM based Hybrid L1 Cache for Intermittently Powered Systems
本文提出一种基于SRAM和STT-RAM的混合L1 Cache架构的高效放置与迁移策略，通过减少STT-RAM写入次数和优化关键块备份策略，显著提升了间歇供电系统的性能并降低了能耗和备份时间。
2023-02-14 cs.AR
SIMF: Single-Instruction Multiple-Flush Mechanism for Processor Temporal Isolation
微体系结构时序攻击是一种信息泄漏攻击，它利用现代处理器中的分时微体系结构组件，如高速缓存、翻译后备缓冲器（TLB）、分支预测单元（BPU）和推测执行，从受害进程或线程泄漏关键信息。为了减轻这种攻击，操作系统级解决方案广泛使用用于刷新核上状态的机制，因为核上状态对于分区来说太昂贵了。在这些系统中，刷新操作在软件中实现（使用高速缓存维护指令），这严重限制了定时攻击保护的效率。为了弥合这一差距，我们提出了专门的硬件支持，单指令多刷新（SIMF）机制，以刷新核心级状态，其中包括L1缓存，BPU，TLB和寄存器文件。我们通过将其实现为ISA扩展来演示SIMF，即，flushx指令，在标量有序RISC-V处理器中。所得到的处理器原型上Xilinx ZCU 102 FPGA和验证与国家的最先进的seL 4微内核，Linux内核在多核的情况下，和缓存定时攻击。我们的评估结果表明，SIMF显着的冲洗的开销超过两个因素的执行时间，并减少动态指令数的数量级。
2022-04-13 cs.AR cs.CR cs.OS
RevaMp3D: Architecting the Processor Core and Cache Hierarchy for Systems with Monolithically-Integrated Logic and Memory
ETH Zurich（苏黎世联邦理工学院）；MangoBoost；University of Toronto（多伦多大学）；POSTECH（浦项科技大学）
RevaMp3D通过移除共享缓存、优化流水结构、利用M3D内存等方法，提升处理器性能并降低能耗。
2026-08-18 cs.AR cs.DC
Techniques for Shared Resource Management in Systems with Throughput Processors
吞吐量处理器的计算能力的持续增长使得吞吐量处理器成为各种高性能计算应用的选择平台。图形处理单元（GPU）是吞吐量处理器的主要示例，其可以为范围从典型图形应用到通用数据并行（GPGPU）应用的应用提供高性能。然而，这一成功伴随着新的性能瓶颈贯穿基于GPU的系统的存储层次结构。我们识别并消除了整个存储层次结构中主要干扰源所导致的性能瓶颈。我们引入了对具有GPU的系统的存储层次结构的改变，其允许存储层次结构意识到CPU和GPU应用的特性。我们引入了动态分析不同应用程序特性的机制，并提出了整个存储层次结构的四个主要变化。我们建议改变的缓存管理和内存调度机制，以减轻在GPGPU应用程序的应用程序内的干扰。我们建议改变内存控制器的设计和调度策略，以减轻异构CPU-GPU系统中的应用程序间的干扰。我们重新设计了GPU中的MMU和存储层次结构，以感知地址转换数据，从而减轻地址空间间的干扰。我们介绍了一种软硬件协同技术，修改内存分配策略，使大页面的支持，以进一步减少共享的翻译后备缓冲区（TLB）的地址空间间的干扰。我们的评估表明，GPU感知的缓存和存储管理技术在本文中提出的是有效的，以减轻当前和未来的GPU为基础的系统上的GPU所造成的干扰。
2018-03-19 cs.AR
A Technique for Write-endurance aware Management of Resistive RAM Last Level Caches
由于SRAM器件的高速缓存大小和大泄漏消耗的增加，常规SRAM高速缓存对处理器功耗有显著贡献。最近，研究人员已经使用非易失性存储器设备来设计高速缓存，因为它们提供高密度、相当的读取延迟和低泄漏功耗。然而，它们的高写入延迟可能会增加执行时间，从而增加泄漏能耗。而且，由于它们的写入耐久性小，所以传统的节能技术可能进一步加剧写入变化的问题，从而减少它们的寿命。在本文中，我们提出了一种非易失性缓存的缓存节能技术，它也试图提高他们的生命周期，使写均匀分布到缓存。我们的技术使用动态缓存重新配置来调整缓存大小，以满足程序的要求，并关闭剩余的缓存，以节省能源。使用x86-64模拟器，SPEC 2006基准和连续RAM LLC（最后一级缓存）进行的微体系结构模拟表明，在8 MB的基线缓存，我们的技术节省了17.55%的内存子系统（最后一级缓存+主内存）的能量，并提高了1.33倍的寿命。在相同的连续RAM基线上，没有高速缓存重新配置的类似面积的SRAM导致186.13%的能量损失。
2014-04-30 cs.AR
3D MPSoC with On-Chip Cache Support -- Design and Exploitation
本研究提出支持片上缓存的 3D MPSoC 设计，采用 NoC 与交叉开关混合通信架构及 UMA/NORMA 双层模型，并利用 PCRAM 和 MRAM 优化性能，通过 Gem5 模拟验证其可扩展性。
2025-04-28 cs.AR
Register Dispersion: Reducing the Footprint of the Vector Register File in Vector Engines of Low-Cost RISC-V CPUs
针对低成本RISC-V处理器集成向量单元时全尺寸向量寄存器堆面积开销大的问题，提出Register Dispersion方法，用小型动态缓存式VRF映射架构寄存器，实现面积功耗大幅节省且性能影响极小，推动低成本处理器向量单元落地。
2025-03-24 cs.AR
Reducing Instruction-Fetch Energy in RISC-V for Embedded AI Processing via Dynamic and Static Loop Caching
University of Twente（特温特大学）
针对嵌入式RISC-V处理器指令获取能耗大的问题，提出动态和静态循环缓存架构，经在NEORV32处理器及特定工作负载上评估，动态缓存减48.3%指令获取与21.5%总能量，静态缓存更优，且面积开销低，完整实现开源。
2026-07-28 cs.AR cs.SY eess.SY
Dominant block guided optimal cache size estimation to maximize IPC of embedded software
嵌入式系统软件受到性能、内存占用、能耗和实施成本等方面的高度限制。总是希望获得更好的指令每周期。指令缓存在提高IPC性能方面有着重要的贡献。高速缓冲存储器在处理器运行的同一芯片上实现。这也大大增加了系统成本。因此，需要在高速缓存大小和所提供的性能改进之间保持折衷。确定Cache线的数目和Cache线的大小是Cache设计的重要参数。缓存的设计空间相当大。在指令集模拟器上执行具有不同高速缓存大小的给定应用程序以找出最佳高速缓存大小是需要时间的。在本文中，提出了一种技术，以确定高速缓存线的数量和高速缓存线的大小为L1指令高速缓存，将提供最好的或接近最好的IPC。高速缓存大小是从低级虚拟机环境中的基本块分析在更高的抽象级别上导出的。在简单的标量模拟器中，通过模拟具有不同缓存大小的基准测试应用程序集，交叉验证了估计的缓存大小。所提出的方法似乎是优越的估计精度和估计时间相比，现有的方法估计最佳的高速缓存大小参数，如高速缓存行的大小，高速缓存行的数量。
2013-12-09 cs.AR cs.PF
Performance Modeling of Streaming Kernels and Sparse Matrix-Vector Multiplication on A64FX
A64 FX CPU是目前Top500排行榜上排名第一的超级计算机。虽然它是一个传统的基于缓存的多核处理器，但其峰值性能和内存带宽可与加速器设备相媲美。为这样一个新的体系结构生成高效的代码需要很好地理解其性能特性。利用这些功能，我们构建的执行缓存存储器（ECM）的性能模型的A64 FX处理器在FX 700超级计算机，并验证它使用流循环。我们还确定架构的特点，并获得优化提示。将ECM模型应用于稀疏矩阵向量乘法（SpMV），我们激发了CRS矩阵存储格式不合适的原因以及SELL-C-sigma格式如何通过适当的代码优化实现SpMV的带宽饱和。
2020-09-29 cs.AR cs.DC cs.PF
Addressing Variability in Reuse Prediction for Last-Level Caches
末级缓存（LLC）代表了现代CPU处理器晶体管预算的大部分，对于应用程序性能至关重要，因为LLC可以快速访问数据，而不是更慢的主存储器。然而，具有大工作集大小的应用程序通常在LLC处呈现流式和/或颠簸访问模式。结果，LLC容量的大部分被将不会被再次引用的死块占用，导致LLC容量的低效利用。为了提高高速缓存效率，最先进的高速缓存管理技术采用预测机制，该预测机制从过去的访问模式中学习，目的是准确地识别尽可能多的死块。一旦被识别，死块就被从LLC中驱逐，为潜在的高重用高速缓存块腾出空间。在这篇论文中，我们确定的变化，在重用行为的缓存块的关键限制因素，在最大限度地提高缓存效率的国家的最先进的预测技术。由于LLC无法控制的许多因素，重用预测的可变性是不可避免的。可变性的来源包括控制流变化、推测性执行和来自共享高速缓存的核心的争用等。重用预测中的可变性在可靠地识别块的有用寿命的结束方面挑战现有技术，从而导致较低的预测准确度、覆盖率或两者。为了解决这个问题，本文的目的是设计强大的缓存管理机制和政策，LLC在面对重用预测的变化，以尽量减少缓存未命中，同时保持低成本和硬件实现的复杂性。为此，我们提出了两种高速缓存管理技术，一个域不可知的和一个域专用的，以提高高速缓存的效率，通过解决重用预测的变化。
2020-06-15 cs.AR cs.DC
Co-Optimizing Cache Partitioning and Multi-Core Task Scheduling: Exploit Cache Sensitivity or Not?
针对多核实时系统多资源管理问题，提出一种混合多层设计空间探索技术，协同优化缓存分区与任务调度，显著提升了不同调度策略下的任务可调度性。
2023-10-04 cs.AR cs.DC cs.OS
