Analyzing the Single Event Upset Vulnerability of Binarized Neural Networks on SRAM FPGAs
本文通过统计故障注入实验，系统分析了SRAM FPGA上二值化全连接神经网络加速器对单粒子翻转的脆弱性，发现BNN对软错误具有固有弹性，仅少量SEU会导致系统崩溃或误分类。
2024-04-02 cs.AR
Reliability-Aware Overlay Architectures for FPGAs: Features and Design Challenges
FPGA覆盖结构主要是为了提高设计效率、电路可移植性和系统调试能力而提出的。在本文中，我们解决了使用覆盖架构构建容错SRAM为基础的FPGA系统，并讨论了可靠性感知的覆盖架构的主要特点和设计挑战。
2016-06-21 cs.AR
Timing Fragility Aware Selective Hardening of RISCV Soft Processors on SRAM Based FPGAs
Evolution Optiks R&D Inc.（进化光学研发有限公司）
本文提出一种基于时序脆弱性的选择性硬化方法，用于提升基于SRAM的FPGA上RISCV软处理器的可靠性，同时减少面积和时序开销。
2026-01-09 cs.AR cs.SY eess.SP
Dependability modeling and optimization of triple modular redundancy partitioning for SRAM-based FPGAs
基于SRAM的FPGA因其现场可编程性和低成本而在航空航天工业中很受欢迎。然而，它们遭受宇宙辐射引起的单粒子翻转（SEU）。三重模块冗余（TMR）是一种用于减轻FPGA中的SEU的众所周知的技术，其通常与另一种称为配置清理的SEU减轻技术一起使用。传统的TMR一次提供针对单个故障的保护，而分区的TMR提供改进的可靠性和可用性。在本文中，我们提出了一种方法来分析TMR划分在早期的设计阶段，使用概率模型检验。所提出的正式模型可以捕获单细胞和多细胞的颠覆情况下，无论任何假设的分区大小相等。从设计的高级描述开始，使用指定数量的分区、组件表征库和用户定义的擦洗速率从数据流图（DFG）构建马尔可夫模型。这样的模型和详尽的分析捕获了辐射环境中系统中可能发生的所有故障和维修。然后，使用PRISM模型检查器自动验证各种可靠性和可用性属性，探索擦洗频率和满足设计要求所需的TMR分区数量之间的关系。此外，报告的结果表明，基于已知的投票失败率，它是可能的，找到一个最佳的分区数在早期设计阶段，使用我们提出的方法。
2019-10-08 cs.AR cs.DC cs.LO
FPGA Based Implementation of Distributed Minority and Majority Voting Based Redundancy for Mission and Safety-Critical Applications
在任务和安全关键应用中使用的电子电路和系统通常在设计中采用冗余，以克服任意故障或故障并保证正确操作。在这种情况下，分布式的基于少数和多数表决的冗余（DMMR）方案通过显著地最小化它们的重量和设计成本以及它们的设计度量，同时提供类似程度的容错，形成了对用于实现任务和安全关键电路和系统的常规N模块冗余（NMR）方案的有效替代。本文介绍了第一个基于FPGA的实施例DMMR电路，并比较它与对应的NMR电路的面积占用率和关键路线延迟的基础上，即面积延迟产品（ADP）。示例性DMMR电路和对应的NMR电路能够适应2、3和4功能模块的故障或失效状态。对于物理合成，两个商业Xilinx FPGA，即Spartan 3E和Virtex 5对应于90 nm和65 nm CMOS工艺，以及两个耐辐射和军用级Xilinx FPGA，即QPro Virtex 2和QPro Virtex E对应于150 nm和180 nm CMOS工艺，被认为是NMR和DMMR电路实现，采用4 × 4阵列乘法器作为代表性的功能模块。为了实现2个功能模块的容错，DMMR和NMR方案在所有4个FPGA上提供接近相似的平均ADP。但是，在实现3个功能模块的容错的同时，DMMR功能与NMR相比平均将ADP降低了44.5%，并且在实现4个功能模块的容错时，DMMR报告与所考虑的所有4个FPGA相比平均将ADP降低了56.5%。
2016-11-29 cs.AR
Vulnerability-Weighted Routing of Timing-Critical Nets for Configuration-Upset-Resilient SRAM-Based FPGAs
École de technologie supérieure（高等电力技术学院）
提出脆弱性加权布线方法，将预测故障严重性纳入布线目标，仅重布线最高风险网络，在Zynq UltraScale+上实现，降低配置时序脆弱性41.7%，标称退化约1.0%。
2026-10-02 cs.AR cs.ET cs.PF
An Efficient Architecture and High-Throughput Implementation of CCSDS-123.0-B-2 Hybrid Entropy Coder Targeting Space-Grade SRAM FPGA Technology
本文提出一种面向航天级SRAM FPGA的CCSDS-123.0-B-2混合熵编码器高吞吐量硬件架构，采用脉动阵列设计，实现1样本/周期恒定吞吐量，达305 MSamples/s，为首次公开的完全合规实现。
2022-05-09 cs.AR eess.IV
MoRS: An Approximate Fault Modelling Framework for Reduced-Voltage SRAMs
片上存储器（通常基于静态RAM-SRAM）是用于各种计算设备的关键组件，包括异构设备，例如，GPU、FPGA、ASIC实现高性能。在这些异构结构上运行的深度神经网络（DNN）等现代工作负载高度依赖于片上存储器架构以实现高效加速。因此，提高这种存储器的能量效率直接导致高效的系统。节能的常用方法之一是欠伏，即，电源电压低于标称电平。这样的系统可以安全地欠压，而不会导致故障下降到一定的电压限制。这个安全范围也称为电压保护带。然而，在不降低频率的情况下将电压降低到保护带电平以下会导致基于时序的故障。在本文中，我们提出了MoRS，一个框架，产生的第一个近似欠转故障模型，使用真正的故障提取实验欠转研究SRAM建立模型。我们将MoRS产生的故障注入DNN加速器的片上存储器中，以评估测试系统的弹性。MoRS具有简单的优点，不需要任何高时间开销的实验，同时与完全随机生成的故障注入方法相比足够准确。我们通过将权重映射到SRAM来评估我们在流行的DNN工作负载中的实验，并测量MoRS的输出与真实数据之间的准确性差异。结果表明，实际故障数据与MoRS输出故障模型之间的最大误差为6.21%，而与随机故障注入模型之间的最大误差为23.2%。在与真实数据的平均接近度方面，MoRS的输出比随机故障注入方法高出3.21倍。
2022-07-19 cs.AR
A survey on Dependable Digital Systems using FPGAs: Current Methods and Challenges
容错越来越多地被用于设计独立数字系统（DDS），它指的是系统在存在故障的情况下保持执行其预期功能的能力。DDS通常用于医疗（I&C）设备、核电站（I&C）设备和航空航天（I&C）系统等安全关键系统（SCS）中，这些系统中的故障可能会对环境造成危害，导致人员伤亡。开发了不同的容错技术来克服这些问题，并且这导致了现场可编程门阵列（FPGA）上的应用的可靠性和可靠性的增加。在本文中，多个相关的工作目前处理不同类型的故障和容错方法在FPGA为基础的系统。此外，容错（FT）技术，如硬件冗余开销，时间延迟，可靠性和性能的评价指标之间的比较也存在。
2021-04-06 cs.AR
Ferroelectric FET based Context-Switching FPGA Enabling Dynamic Reconfiguration for Adaptive Deep Learning Machines
现场可编程门阵列（FPGA）因其可重构性、灵活性和快速上市时间而广泛用于深度学习应用的加速。然而，传统的FPGA遭受芯片面积和重新配置延迟之间的权衡，使得需要在多个配置之间切换的高效FPGA加速仍然难以实现。在本文中，我们执行技术电路架构协同设计，打破这种权衡与传统的设计相比，没有额外的面积成本和更低的功耗，同时提供动态重新配置，可以隐藏执行时间背后的重新配置时间。利用铁电场效应管（FeFET）的本征晶体管结构和非易失性，提出并实验验证了紧凑的FPGA基元，包括1FeFET查找表（LUT）单元、1FeFET连接块（CB）布线单元和开关盒（SB）布线单元。为了支持动态重新配置，两个本地副本的原语被放置在并行，这使得加载任意配置，而不中断活动的配置执行。综合评估表明，与基于SRAM的FPGA相比，动态重构设计在关键路线延迟最小（9.6%）的情况下，LUT/CB面积分别减少了63.0%/71.1%，CB/SB功耗分别减少了82.7%/53.6%.我们进一步实现了一个超级子网络模型，以显示我们的设计的上下文切换能力的好处。我们还评估了我们的设计在传统的FPGA在各种应用场景的时序性能。在一个场景中，用户在两个预加载的配置之间切换，我们的设计平均节省了78.7%的时间。在另一种情况下，实现多个配置与动态重新配置，我们的设计提供了平均节省20.3%的时间。
2022-11-30 cs.AR cs.ET
Table-Lookup MAC: Scalable Processing of Quantised Neural Networks in FPGA Soft Logic
本文提出TLMAC框架，通过将量化神经网络权重聚类映射为查表处理单元并优化布局布线，在单个商用FPGA上实现了ImageNet规模全精度准确率模型的可扩展查表计算。
2024-03-18 cs.AR
Formal Analysis of SEU Mitigation for Early Dependability and Performability Analysis of FPGA-based Space Applications
基于SRAM的FPGA由于其现场可编程性和低成本而在航空航天工业中越来越受欢迎。然而，它们遭受宇宙辐射引起的单粒子翻转（SEU）。在安全关键型应用中，设计的可靠性是首要关注的问题，因为故障可能会产生灾难性的后果。早期分析可靠性指标之间的关系，性能区域的权衡，以及不同的缓解技术，这样的应用程序可以减少设计工作，同时增加设计的信心。本文介绍了一种新的方法，基于概率模型检验，分析的可靠性，可用性，安全性和性能领域的权衡安全关键系统的早期设计决策。从系统的高层描述出发，利用控制数据流图（CDFG）和针对FPGA的组件特征库构建马尔可夫奖励模型。所提出的模型和详尽的分析捕获所有的故障状态（基于故障检测覆盖率）和修复可能在系统中。我们提出了基于FIR滤波器电路的定量结果，以说明所提出的方法的适用性，并证明了广泛的有用的可靠性和可执行性属性可以使用所提出的方法进行分析。建模结果显示了不同的缓解技术和故障检测覆盖率之间的关系，暴露了它们对早期决策设计的直接影响。
2017-02-23 cs.AR cs.LO cs.PF
Combining Fault Tolerance Techniques and COTS SoC Accelerators for Payload Processing in Space
面向空间载荷处理，本文研究 Zynq FPGA 与 Myriad VPU 两类 COTS 加速器的容错方案，并设计基于 CIF/LCD 与自定义 CRC 的可靠协同接口。
2025-06-15 cs.AR
High speed fault tolerant secure communication for muon chamber using fpga based gbt emulator
压缩重子物质（CBM）实验是位于达姆施塔特的GSI反质子和离子研究设施（FAIR）的一部分。CBM实验将利用核-核碰撞研究高度压缩的核物质。该实验将研究固定靶几何中的重离子碰撞，并将能够测量强子、电子和μ子。CBM需要精确的时间同步、紧凑的硬件、辐射耐受性、自触发的前端电子设备、有效的数据聚合方案和处理高数据率（高达几TB/s）的能力。作为在印度实现MUCH读出链的一部分，我们尝试在印度实现基于FPGA的GBTx仿真器。GBTx是一种耐辐射ASIC，可用于实现高能物理（HEP）实验的多用途高速双向光链路，由CERN开发。GBTx将用于高辐射地区，更容易受到多比特错误的影响。为了减轻这种影响，而不是单比特纠错RS码，我们使用了两个比特纠错（15，7）BCH码。这将增加冗余，这反过来又增加了编码数据的可靠性。因此，编码后的数据将不太容易受到辐射噪声的影响。数据将通过通信通道通过多个节点从探测器传输到PC。为了使数据通信安全，在信道编码之后使用高级加密标准（AES -对称密钥加密）和RSA（非对称密钥加密）。
2015-05-18 cs.AR
Towards Fast and Energy-Efficient Binarized Neural Network Inference on FPGA
Iluvatar CoreX（天数智芯）；University of California San Diego（加州大学圣地亚哥分校）
二值化神经网络（Binarized Neural Network，BNN）通过使用单个比特（-1/+1）作为网络参数和中间表示，消除了传统CNN中的位宽冗余，大大降低了片外数据传输和存储开销。然而，BNN推理仍然存在大量的计算冗余。通过分析图像的局部属性和学习的BNN内核权重，我们观察到平均$\sim$ 78%的输入相似性和$\sim$ 59%的权重内核之间的权重相似性，我们提出的度量在常见的网络架构。因此，确实存在冗余，可以利用这些冗余来进一步减少片上计算量。受观察的启发，在本文中，我们提出了两种类型的快速和节能的BNN推理架构。我们还提供了分析和见解，以便为不同的数据集和网络模型选择更好的策略。通过重用先前计算的结果，可以跳过用于数据缓冲器访问和计算的许多周期。通过实验，我们证明了80%的计算和40%的缓冲区访问可以跳过利用BNN相似性。因此，我们的设计可以实现减少17%的总功耗，减少54%的片上功耗和2.4 $\times$的最大加速比，与基线相比，没有应用我们的重用技术。我们的设计还显示了1.9 $\times$更多的面积效率相比，国家的最先进的BNN推理设计。我们相信，我们在FPGA上部署BNN将为在移动设备上运行深度学习模型带来光明的未来。
2018-10-04 cs.AI cs.AR cs.CV
Emulated Integrity Replica: Enabling Self-Healing on FPGA SoCs via Hierarchical Twins
North Carolina State University（北卡罗来纳州立大学）；George Washington University（乔治华盛顿大学）
研究在FPGA SoC上实现容错的难题，提出分层数字孪生框架EIR，利用处理系统空闲周期承载互补孪生实现自主故障检测和恢复，实验表明其在故障覆盖率、能量和面积方面优于DMR基线，为弹性边缘AI部署提供实用途径。
2026-07-15 cs.AR cs.CY
GRACIDIT: Graph-Circuit Digital Twin for Configuration-Induced Routing Delay Prediction in Zynq UltraScale+ FPGAs
Department of Electrical Engineering, École de technologie supérieure (ÉTS)（高等电力技术学院）
提出GRACIDIT数字孪生框架，结合路由图特征与降阶电学模型，预测Zynq UltraScale+ FPGA中配置诱导的路由延迟，误差7.8皮秒，召回率87.4%。
2026-09-28 cs.AR cs.ET cs.SY
FPGA Implementation of Convolutional Neural Network for Real-Time Handwriting Recognition
本文提出了一种基于Altera DE1 FPGA的实时手写识别设备，设计了32位浮点RISC处理器并实现了LC、全连接NN和类LeNet CNN三种机器学习架构，优化了性能、兼容性与资源使用。
2023-06-26 cs.AR cs.CV cs.LG
STISA: A 0.16 GOPS/W/PE Single-Shot Inference FPGA-based SNN Accelerator with Algorithm and Hardware Co-Design
Zhejiang University-University of Illinois Urbana-Champaign Institute, Zhejiang University（浙江大学伊利诺伊大学厄巴纳香槟校区联合学院，浙江大学）；Singapore University of Technology and Design（新加坡科技设计大学）
本研究提出基于FPGA的STISA SNN加速器，通过算法-硬件协同设计，采用TSC、TPOS映射与BMS架构，在多数据集上实现精度、延迟与能效的平衡，能效达0.16 GOPS/W/PE，优于现有同类加速器。
2026-10-14 cs.AR
From Routing Delay Shifts to Silent Data Corruption: Neutron-Induced SEU Effects in AXI-Based Zynq UltraScale+ MPSoCs
Evolution Optiks R&D Inc.（进化光学研发有限公司）
本研究通过中子辐照实验和故障注入，在ZCU104平台上揭示了路由延迟偏移与AXI通信故障的统计关联，证明中子引起的路由扰动可导致系统级静默数据损坏，为弹性AXI设计提供依据。
2026-09-28 cs.AR cs.ET cs.SY
