Improving Indirect Branch Prediction in Interpreters via Hardware/Software Co-Design
本文提出一种硬件/软件协同设计，利用硬件前瞻引擎和软件字节码元数据改善解释器的间接分支预测，仅需1.3 KB存储和少量代码修改，在CPython服务器负载上显著降低MPKI并提升IPC。
2026-09-29 cs.AR
Hardware vs. Software Implementation of Warp-Level Features in Vortex RISC-V GPU
本文对比了Vortex RISC-V GPU中warp级特性的硬件与软件实现方案，发现硬件实现可在微基准测试中带来高达4倍的几何平均IPC加速，而软件方案适用于面积受限场景。
2025-05-06 cs.AR
Hardware and software build flow with SoCMake
针对现有硬件构建系统对软件编译支持不足的问题，CERN开发了开源构建工具SoCMake，统一支持硬件设计流程与C++/C/汇编交叉编译，用于自动生成容错RISC-V SoC。
2025-02-04 cs.AR
Hardware-Software Co-Design for Event-Driven SNN Deployment on Low-Cost Neuromorphic FPGAs
Kwangwoon University（光云大学）；Indian Institute of Technology Delhi（印度理工学院德里分校）；University of Illinois Urbana-Champaign（伊利诺伊大学厄巴纳-香槟分校）
本文提出一种保持语义的软硬件协同设计框架，实现PyTorch定义的SNN在事件驱动FPGA上的确定性部署，通过单一导出 artifact 实现软件定义到硬件执行的无缝衔接，实验表明在MNIST分类任务中达到87.40%的准确率，且在低功耗下实现高效能。
2026-08-31 cs.AR
Exposing Software Defined Radio Functionality To Native Operating System Applications via Virtual Devices
许多可重构平台要求专门编写应用程序以利用可重构硬件。在基于PC的环境中，这带来了一个不希望的约束，因为许多已经可用的应用程序不能利用这样的硬件。只有当本机操作系统应用程序能够像正常的成熟硬件设备一样透明地利用可重构设备时，才能从可重构设备中获得最大的好处。本文介绍了如何使用Proteus虚拟设备以透明的方式公开可重新配置的硬件，以供典型的本地操作系统应用程序使用。
2004-07-13 cs.AR
DiCA: A Hardware-Software Co-Design for Differential Checkpointing in Intermittently Powered Devices
针对间歇供能设备频繁断电的问题，提出软硬件协同设计DiCA，通过低成本硬件模块追踪内存修改、动态估算能耗并最优触发差分检查点，提升成本效益与能效，延长设备应用活动周期。
2023-08-25 cs.AR
GaborFlow: Hardware-Software Co-Optimization of Gabor Filter Accelerator Design
International Institute of Information Technology Bangalore（印度班加罗尔信息科技大学）
GaborFlow是一种软硬件协同优化框架，通过结合可训练Gabor系数、贝叶斯超参数调优与精度优化乘法器，实现了准确率98.6%、功耗降28.08%、面积减48.83%的脑肿瘤检测加速器，兼具高准确率与能效。
2026-10-14 cs.AR
Softermax: Hardware/Software Co-Design of an Efficient Softmax for Transformers
Transformers已经改变了自然语言处理领域。这种性能在很大程度上归功于堆叠的自注意层的使用，每个层都由矩阵乘法和softmax操作组成。因此，与其他神经网络不同，softmax操作占Transformers总运行时间的很大一部分。为了解决这个问题，我们提出了Softtermax，一个硬件友好的softmax设计。Softtermax由基替换、低精度softmax计算和在线归一化计算组成。我们显示，Softermax的能效是可比基线的2.35倍，而对网络准确性的影响可以忽略不计。
2021-03-16 cs.AR
SeDA: Secure and Efficient DNN Accelerators with Hardware/Software Synergy
针对DNN加速器安全方案硬件资源需求大、内存访问开销高的问题，提出软硬件协同的SeDA，通过带宽感知加密、最优块粒度分块及多级完整性验证，在服务器和边缘NPUs上降低超12%性能开销并保障可扩展性。
2025-08-26 cs.AR
CHIA: An open-source framework for principled, agentic AI-driven hardware/software co-design research
University of California, Berkeley（加州大学伯克利分校）
提出CHIA开源框架，通过有向循环图表达智能体AI驱动的协同设计流程，支持多种工具集成，实现可扩展、容错的大规模协同设计研究。
2026-07-20 cs.AR
A Fully-Configurable Open-Source Software-Defined Digital Quantized Spiking Neural Core Architecture
本文提出QUANTISENC，一种软件定义的可配置数字量化脉冲神经核心架构，通过软硬件协同设计实现SNN硬件自动生成与流水线加速，在零硬件开发投入下取得优于现有设计的性能。
2024-04-02 cs.AR
HASCO: Towards Agile HArdware and Software CO-design for Tensor Computation
Peking University（北京大学）；University of Southern California（南加州大学）
由于计算的大量数据和操作，张量计算压倒了传统的通用计算设备。他们需要一个由硬件加速和软件映射组成的整体解决方案。硬件/软件（HW/SW）协同设计优化硬件和软件，并产生高质量的解决方案。在协同设计流程中有两个主要挑战。首先，存在多种方法来划分张量计算，并且对性能和能量效率具有不同的影响。此外，硬件部分必须由空间加速器的固有功能来实现。程序员很难手动识别和分析分区方法。其次，由HW/SW划分、硬件优化和软件优化组成的整体设计空间是巨大的。设计空间需要有效探索。为此，我们提出了一个敏捷的协同设计方法HASCO，提供了一个有效的硬件/软件解决方案，密集张量计算。我们使用张量语法树作为统一的IR，在此基础上，我们开发了一个两步的方法来确定分区方法。对于每种方法，HASCO探索了硬件和软件设计空间。我们提出了不同的算法的探索，因为他们有不同的目标和评估成本。具体而言，我们开发了一个多目标贝叶斯优化算法来探索硬件优化。对于软件优化，我们使用启发式和Q-学习算法。实验结果表明，与软硬件分开开发相比，HASCO通过软硬件协同设计，实现了1.25倍到1.44倍的延迟降低。
2021-05-04 cs.AI cs.AR
"Test, Build, Deploy" -- A CI/CD Framework for Open-Source Hardware Designs
School of Computing；Information Sciences Willamette University Oregon, United States of America 0000-0003-1354-7200；Information Sciences Willamette University Oregon, United States of America 0009-0008-9913-3140
本文提出将CI/CD方法应用于开源硬件设计，通过规格挖掘自动生成规格，并展示Myrtha工具作为证明概念的云基规格生成器。
2025-06-10 cs.AR
Hardware-conscious Software Training for Deep Neural Network Inference Accelerator Chips to Recover Accuracy Degradation due to Hardware Variabilities
Graduate School of Information, Production and Systems, Waseda University（早稻田大学信息·生产系统研究科）
针对芯片制造导致硬件变异影响DNN推理精度的问题，提出硬件感知软件训练（HCST）方法，以恢复精度并实现高推理精度。
2026-09-07 cs.AR cs.ET
A High-Level Reconfigurable Computing Platform Software Frameworks
可重构计算是指使用处理器，例如现场可编程门阵列（FPGA），其可以在硬件级别进行修改以承担不同的处理任务。可重新配置的计算平台描述了硬件和软件基础，根据所需的应用程序，可以在其上创建模块化扩展。这种可重构计算平台可以根据应用范围所施加的约束和所需的特征来采取不同的设计和实现。本文介绍了一种基于PC的可重构计算平台的软件框架，该框架具有足够的灵活性和可扩展性，可以抽象不同PC可能具有的不同硬件类型和功能。讨论了软件平台的要求、解决的体系结构问题、决策背后的基本原理以及实施的框架设计。
2004-05-05 cs.AR
HMTT: A Hybrid Hardware/Software Tracing System for Bridging Memory Trace's Semantic Gap
内存跟踪分析是体系结构研究的重要技术，系统软件（即，操作系统、编译器）优化和应用程序性能改进。硬件监听是一种有效的内存跟踪方法。与基于软件的方法相比，基于硬件的方法所收集的内存轨迹通常缺少进程/函数/循环标识符、虚拟地址和I/O访问等语义信息。在本文中，我们提出了一种混合的硬件/软件机制，它能够收集内存引用跟踪以及语义信息。在此基础上，设计并实现了一个原型系统HMTT（Hybrid Memory Trace Tool），该系统采用DIMMsnooping机制监听内存总线，采用软件控制的跟踪机制将语义信息注入到正常的内存跟踪中。据我们所知，HMTT系统是第一个能够将内存跟踪与高级事件相关联的硬件跟踪系统。全面的验证和评估表明，HMTT系统具有两个硬件（例如，没有失真或污染）和软件的优点（例如，灵活性和更多信息）。
2011-06-13 cs.AR cs.PF
A Software-defined SoC Memory Bus Bridge Architecture for Disaggregated Computing
分解和机架级系统有可能大幅降低TCO，提高云计算中心的利用率，同时保持性能。虽然将资源组织在单独的池中并按需将它们互连在一起的概念很简单，但其实现在性能和规模潜力方面可能会有根本的不同。在本文中，我们提出了一个存储器总线桥架构，使100个主和从之间的通信，在今天的复杂的多处理器SoC，这是物理上集成在不同的芯片，甚至不同的主板。该桥接器将串行收发器和电路网络紧密耦合，用于芯片到芯片传输。所提出的桥架构的一个关键特性是，它是软件定义的，因此可以在运行时配置，通过软件控制平面，准备和引导存储器访问事务到远程从站。这一点特别重要，因为它使数据中心编排工具能够管理分解的资源分配。此外，我们评估了一个桥原型，我们已经建立了ARM AXI4存储器总线互连，我们讨论了应用程序级观察到的性能。
2018-01-11 cs.AR cs.ET
Functional Stability of Software-Hardware Neural Network Implementation The NeuroComp Project
Taras Shevchenko National University of Kyiv, Faculty of Information Technology（基辅塔拉斯舍甫琴科国立大学信息科技学院）
本文通过在神经元层面引入硬件冗余，提升神经网络在硬件故障下的运行稳定性。
2025-12-04 cs.AR cs.NE
Beyond Moore's Law: Harnessing the Redshift of Generative AI with Effective Hardware-Software Co-Design
Google DeepMind（谷歌DeepMind）
本文提出以硬件-软件协同设计应对摩尔定律放缓，通过划分五个历史纪元并分析“硬件彩票”现象，为生成式人工智能时代重塑系统设计原则。
2025-04-09 cs.AI cs.AR
Fuzzing Hardware Like Software
硬件缺陷是永久性的，也是潜在的：硬件一旦制造出来就无法修补，任何缺陷都可能破坏在上面执行的任何软件。因此，验证时间占主导地位的实施时间。硬件设计验证（DV）的黄金标准集中在两个极端：随机动态验证和形式化验证。两者都在努力根除复杂硬件中的微妙缺陷，这些缺陷通常表现为安全漏洞。随机验证的根本问题在于其无向性，这使得其效率低下，而形式化验证受到状态空间爆炸问题的约束，这使得其对复杂设计不可行。我们需要的是一个有方向的解决方案，但不受约束。而不是对现有的DV方法进行增量改进，我们利用现有的软件模糊器已经提供了这样的解决方案，并使其适应硬件DV的观察。具体来说，我们将RTL硬件转换为软件模型并模糊该模型。我们解决的主要挑战是如何最好地减轻硬件执行模型和软件执行模型之间的差异。这包括：1）如何表示测试用例，2）什么是崩溃的硬件等价物，3）什么是适当的覆盖度量，以及4）如何为硬件创建通用的模糊化工具。为了评估我们的方法，我们模糊四个IP块从谷歌的OpenTitan SoC。我们的实验表明，减少了两个数量级的运行时间，以实现有限状态机（FSM）覆盖传统的动态验证方案。此外，通过我们的设计不可知的线束，我们在四分之三的设计中实现了超过88%的HDL线覆盖率-即使没有任何初始种子。
2021-02-03 cs.AR cs.CR
Allowing Software Developers to Debug HLS Hardware
高级综合（HLS）正在成为一种主流的设计方法，使软件设计人员能够享受硬件实现的好处。重要的工作已经导致有效的编译器，从软件规格产生高质量的硬件设计。然而，为了充分受益于HLS的承诺，提供分析，调试和优化设计能力的完整生态系统是必不可少的。这个生态系统必须对软件设计师开放。这是具有挑战性的，因为软件开发人员看待他们的设计与他们在片上物理实现的方式非常不同。而不是单独的顺序代码行，实现包括跨多个时钟周期并行操作的门。在本文中，我们报告了我们的努力，以创建一个生态系统，允许软件设计人员以熟悉的方式调试HLS生成的电路。我们已经在调试框架中实现了我们的想法，该框架将包含在流行的LegUp高级合成工具的下一个版本中。
2015-08-27 cs.AR cs.SE
Foundations of Hardware-Software Leakage Contracts
Saarland University（萨尔兰大学）
本文介绍硬件-软件泄露契约的基础，该契约在ISA层面刻画侧信道泄露，可让程序员生成抗侧信道攻击代码，也为硬件设计者提供规范，同时讨论相关近期成果与未解决挑战。
2026-10-16 cs.AR cs.CR
Sparsity-Aware Hardware-Software Co-Design of Spiking Neural Networks: An Overview
University of Arizona（亚利桑那大学）
本文综述了稀疏脉冲神经网络（SNNs）的硬件-软件协同设计，探讨了稀疏性表示、硬件架构和训练技术对硬件效率的影响，旨在为嵌入式神经形态系统利用稀疏SNNs的计算优势提供指导。
2024-08-26 cs.AI cs.AR
Pre-Quantized Deep Learning Models Codified in ONNX to Enable Hardware/Software Co-Design
Marvell Technology Inc.（美满科技公司）；Nokia Solutions and Networks Oy（诺基亚解决方案与网络公司）；Nokia of America Corporation（诺基亚美国公司）；Nokia Solutions and Networks Sp. z o.o.（诺基亚解决方案与网络有限责任公司）；Nokia Paris Saclay（诺基亚巴黎萨克雷（此处保留英文原名，因“Paris Saclay”是地名相关，中文常不直译机构名，按原文处理））
本文提出了一种方法，通过标准ONNX格式的预量化深度学习模型描述，将量化过程与特定于硬件的模型编译阶段分开。将量化过程与模型编译阶段分开，可以实现独立开发。该方法表达了特定于硬件的操作，并将关键量化参数嵌入到ONNX模型中，从而实现硬件/软件协同设计。详细的例子都给出了MLP和CNN为基础的网络，它可以扩展到其他网络在一个简单的方式。
2021-10-04 cs.AR cs.LG
Efficient Memory Partitioning in Software Defined Hardware
Stanford University（斯坦福大学）
随着程序员转向软件定义硬件（SDH）以保持高水平的生产力，同时对硬件进行编程以运行复杂算法，编译器必须完成繁重的工作，以自动划分片上阵列。在本文中，我们介绍了一个自动内存分区系统，可以快速计算更有效的分区方案比以前的系统。我们的系统采用了各种节省资源的优化和ML成本模型，从候选者阵列中选择最佳分区方案。我们将我们的系统与各种最先进的SDH编译器和FPGA进行了各种基准测试，发现我们的系统生成的解决方案平均消耗的逻辑资源减少40.3%，FF减少78.3%，块RAM（BRAM）减少54.9%，DSP减少100%。
2022-03-29 cs.AR cs.LG
Adaptive Computing in Robotics, Leveraging ROS 2 to Enable Software-Defined Hardware for FPGAs
Xilinx, Inc.（赛灵思公司）
传统的机器人软件开发是关于在给定机器人的CPU中使用预定义的架构和约束进行编程功能。相反，使用自适应计算，构建机器人行为就是对架构进行编程。通过利用自适应计算，机器人专家可以在运行时间调整其计算系统的一个或多个属性（例如，其确定性、功耗、安全态势或吞吐量）。然而，机器人专家并不是硬件工程师，而且他们中缺乏嵌入式专业知识。本白皮书采用了以ROS 2机器人专家为中心的自适应计算观点，并提出了一种架构，将FPGA作为ROS 2生态系统的一级参与者。所提出的架构是平台和技术无关的，并且易于移植。该架构的核心组件在Apache 2.0许可证下公开，为机器人专家利用自适应计算和创建软件定义硬件铺平了道路。
2021-08-30 cs.AR cs.RO
An Evaluation of the State-of-the-Art Software and Hardware Implementations of BIKE
NIST正在进行后量子密码系统的标准化过程，即，密码系统抵抗传统和量子计算机的攻击，因此可以替代传统的公钥密码学解决方案，预计在未来几十年内量子计算机将打破传统的公钥密码学解决方案。这份手稿提供了一个概述和比较现有的国家的最先进的实现的BIKE QC-MDPC代码为基础的后量子KEM，在NIST的PQC标准化过程中的候选人。我们考虑软件，硬件和混合硬件软件实现和评估其性能，硬件的，其资源利用率。
2022-12-20 cs.AR cs.CR
Enhancing software-hardware co-design for HEP by low-overhead profiling of single- and multi-threaded programs on diverse architectures with Adaptyst
本文介绍Adaptyst，一个开源且与架构无关的性能剖析工具，通过低开销跟踪单多线程程序，解决Linux perf的不足，支持多种架构，旨在促进软硬件协同设计。
2025-02-28 cs.AR cs.PF
Hardware-Software Co-Design of BIKE with HLS-Generated Accelerators
为了减轻量子计算机的安全威胁，NIST正在进行一项标准化后量子密码系统的过程，旨在评估其安全性并加快其在生产场景中的采用。已经为每个候选者提出了几种硬件和软件实现，而只有少数目标是具有CPU和FPGA的异构平台。本文提出了一种适用于嵌入式平台的BIKE硬件/软件协同设计方案，该方案同时采用了CPU和小型FPGA，并采用了高级综合（HLS）来及时提供硬件加速器。与针对性能优化的HLS加速器的最先进的解决方案相比，所提出的解决方案针对在嵌入式系统的异构平台中实现的小型FPGA。与BIKE的纯软件执行相比，在整个Xilinx Zynq-7000系列的片上系统上收集的实验结果突出了Z-7010上的1.37倍到Z-7020上的2.78倍的性能加速。
2023-01-06 cs.AR cs.CR
Learned Hardware/Software Co-Design of Neural Accelerators
The University of Texas at Austin（德克萨斯大学奥斯汀分校）；Google Research（谷歌研究院）
深度学习的使用以指数速度增长，从而产生了许多用于深度学习的专用硬件和软件系统。由于深度学习软件栈和硬件加速器的设计空间是多样和巨大的，因此先前的工作将软件优化与硬件架构分开考虑，从而有效地减少了搜索空间。不幸的是，这种分叉的方法意味着许多有利可图的设计点从未被探索过。相反，本文铸造的问题，硬件/软件协同设计，自动识别在联合设计空间中的理想点的目标。我们的解决方案的关键是一个新的约束贝叶斯优化框架，避免无效的解决方案，利用高度约束的功能，这是半连续/半离散的设计空间。我们通过将其应用于各种神经模型来评估我们的优化框架，与手动调整的最先进系统相比，将能量延迟产品提高了18%（ResNet）和40%（DQN），并在其他神经网络架构（如MLP和Transformers）上展示了强大的结果。
2020-10-05 cs.AI cs.AR cs.LG
SoftmAP: Software-Hardware Co-design for Integer-Only Softmax on Associative Processors
University of California, Irvine（加州大学欧文分校）；Shanghai Jiao Tong University（上海交通大学）；King Abdullah University of Science and Technology (KAUST)（阿卜杜拉国王科技大学）；Rain Neuromorphics Inc.（Rain Neuromorphics公司）
针对LLMs在资源受限设备上的部署瓶颈，提出软硬件协同设计方法SoftmAP，利用IMC硬件实现纯整数低精度Softmax，其能量延迟积较A100和RTX3090 GPU提升三个数量级，助力LLMs高效部署。
2024-11-26 cs.AI cs.AR
Hardware Software Co-design framework for Data Encryption in Image Processing Systems for the Internet of Things Environmen
数据保护是异构物联网时代的一个严重制约因素。本文介绍了使用Xilinx System Generator（XSG）对IoT Edge设备进行AES-128位加密和解密的硬件-软件联合仿真。采用循环展开和基于有限状态机的体系结构，在ECB和CTR模式下实现了AES-128位算法的VHDL实现。结果表明，AES-CTR和FSM结构的性能优于环路展开结构，且功耗和面积更小。为了在Zedboard和Kintex-Ultra scale KCU 105评估平台上执行硬件-软件联合仿真，使用了Xilinx Vivado 2016.2和MATLAB 2015 b。对灰度图像进行了硬件仿真。为了给出一个实际的例子，建议的框架的使用，我们已经将其应用于生物医学图像（CTScan图像）作为案例研究。安全性分析的直方图，相关性，信息熵分析，并使用穷举搜索和密钥敏感性测试的密钥空间分析也做了加密和解密图像成功。
2021-11-29 cs.AR cs.CR
Tvarak: Software-managed hardware offload for DAX NVM storage redundancy
Tvarak有效地实现了直接存取（DAX）NVM存储的系统级冗余。生产存储系统通过系统校验和和跨设备奇偶校验来补充设备级ECC（涵盖介质错误）。该系统级冗余使得能够检测由于设备固件错误（例如，从错误的物理位置读取数据）。对NVM的直接访问惩罚了系统级冗余的仅软件实现，迫使在缺乏数据保护或显著的性能损失之间进行选择。将系统级冗余的更新和验证卸载到Tvarak（与末级高速缓存位于同一位置的硬件控制器）能够有效地保护数据免受存储器控制器和NVM DIMM固件中的此类错误的影响。对七个数据密集型应用进行的基于仿真的评估显示了Tvarak的性能和能效。例如，Tvarak只将Redis的set性能降低了3%，而最先进的纯软件方法则降低了50%。
2019-08-26 cs.AR cs.OS
A Hardware-Software Stack for Serverless Edge Swarms
自主设备的普及和规模越来越大，这使得重新思考其硬件-软件系统堆栈的必要性变得至关重要。HiveMind是第一个群协调平台，它能够以高性能和可扩展的方式在云和边缘资源之间可编程地执行复杂的任务工作流。HiveMind是一个软件-硬件平台，包括用于简化云边缘应用程序可编程性的特定于域的语言，用于自动探索任务放置策略的程序合成工具，利用无服务器计算弹性扩展云资源的集中式控制器，以及用于网络和远程内存访问的可重新配置硬件加速结构。我们在由无人机和机器人汽车组成的两个真正的边缘群上设计和构建完整的端到端HiveMind系统。我们量化了无服务器引入边缘应用程序的机会和挑战，以及集中式和分布式协调之间的权衡。我们表明，与现有的集中式和分散式平台相比，HiveMind实现了更好的性能可预测性和电池效率，同时也降低了网络流量。使用真实系统和经过验证的模拟器，我们表明HiveMind可以扩展到数千个边缘设备，而不会牺牲性能或效率，这表明集中式平台可以同时具有可扩展性和高性能。
2021-12-29 cs.AR cs.DC
Vision-centric generative AI models: A software-hardware perspective
The University of Edinburgh（爱丁堡大学）
本文从软硬件视角指出视觉生成式AI发展中硬件被动适配模型的问题，提出软硬件协同设计方法，以实现生成式AI在边缘等多平台的可持续部署。
2026-08-28 cs.AR cs.CV
SoK: Opportunities for Software-Hardware-Security Codesign for Next Generation Secure Computing
用户要求提高数据安全性。因此，安全性正迅速成为下一代计算系统中的一阶设计约束。研究人员和实践者正在探索各种安全技术以满足用户需求，诸如可信执行环境（例如，Intel SGX、ARM TrustZone）、同态加密和差分隐私。每种技术都提供了一定程度的安全性，但在威胁覆盖范围、性能开销以及实施和部署挑战方面有所不同。在本文中，我们提出了一个系统化的知识（SoK），这些设计考虑和权衡使用几个突出的安全技术。我们的研究揭示了\textit{software-hardware-security}协同设计的需要，以实现高效和有效的解决方案，保护用户数据。特别是，我们探讨如何跨应用程序，硬件和安全机制的设计考虑必须结合起来，以克服当前技术的根本限制，使我们可以最大限度地减少性能开销，同时实现足够的威胁模型覆盖。最后，我们提出了一套指导方针，以促进这些安全计算技术付诸实践。
2021-05-02 cs.AR cs.CR
ERIC: An Efficient and Practical Software Obfuscation Framework
现代云计算系统通过网络分发软件可执行文件，以使通常在安全关键集群中编译的软件源保密。我们开发ERIC，一个新的，高效的，通用的软件混淆框架。ERIC保护软件免受（i）静态分析，通过仅使软件可执行文件的加密版本对人眼可用，无论软件如何分发，以及（ii）动态分析，通过保证加密的可执行文件只能由单个认证设备正确解密和执行。ERIC包括关键的硬件和软件组件，以提供有效的软件混淆支持：（i）硬件解密引擎（HDE）能够有效地解密目标设备中的加密硬件，（ii）编译器可以无缝地加密软件可执行文件，只要给出唯一的设备标识符。硬件和软件组件都是独立于ISA的，这使得ERIC具有通用性。ERIC的核心思想是使用物理不可克隆函数（PUF），唯一的设备标识符，作为加密软件可执行文件的密钥。无法访问目标设备中的PUF的恶意方无法对加密的二进制文件执行静态或动态分析。我们在FPGA上开发ERIC的原型，以评估它的端到端。我们的原型扩展RISC-V火箭芯片与硬件解密引擎（HDE），以尽量减少软件解密的开销。我们增强了自定义的基于LLVM的编译器，以支持RISC-V可执行文件的部分/完全加密。HDE产生较小的FPGA资源开销，与Rocket Chip基线相比，它需要多2.63%的LUT和多3.83%的触发器。基于LLVM的软件加密将编译时间增加了15.22%，可执行文件大小增加了1.59%。ERIC是公开的，可以从…
2022-07-15 cs.AR cs.CR
Hardware Software Co-design of Statistical and Deep Learning Frameworks for Wideband Sensing on Zynq System on Chip
随着频谱共享和异构业务在下一代网络中的引入，基站需要感知宽带频谱并识别频谱资源以满足服务质量、带宽和延迟约束。欠奈奎斯特采样（SNS）实现了稀疏宽带频谱的数字化，而无需奈奎斯特速度模数转换器。然而，SNS需要用于频谱重构的附加信号处理算法，诸如公知的正交匹配追踪（OMP）算法。OMP还广泛用于其它压缩感知应用中。本文的第一个贡献是将OMP算法有效地映射到由ARM处理器和FPGA组成的Zynq片上系统（ZSoC）上。实验分析表明，稀疏频谱的OMP性能显着下降。此外，OMP需要频谱稀疏性的先验知识。我们通过基于深度学习的架构来解决这些挑战，并将其有效地映射到ZSoC平台上作为第二个贡献。通过硬件-软件协同设计，考虑通过软件（ARM处理器）和硬件（FPGA）之间的分区获得的所提出的架构的不同版本。资源，功率和执行时间的比较，给定的内存限制和广泛的字长，这些架构。
2022-09-06 cs.AR eess.SP
Stockade: Hardware Hardening for Distributed Trusted Sandboxes
基于硬件的可信执行环境（TEE）的可用性不断扩大，加速了使用TEE的新应用程序的适应。最近的研究表明，云应用程序由相互不信任的各方提供的多个分布式软件模块组成。应用程序使用多个通过软件加密的内存通道进行通信的TEE（飞地）。这样的执行模型需要双向保护：通过沙箱化保护系统的其余部分不受飞地模块的影响，以及保护飞地模块不受第三方模块和操作系统的影响。然而，当前的TEE模型（如英特尔SGX）无法有效地表示此类分布式沙箱应用。为了克服沙箱TEE缺乏硬件支持的问题，提出了一种扩展的飞地模型Stockade，它支持硬件加固的分布式沙箱。Stockade提出了新的三个关键技术。首先，它扩展了SGX中基于硬件的内存隔离，将用户软件模块仅限制在其安全区内。其次，它提出了一个可信的监视器飞地，过滤和验证来自飞地的系统调用。最后，它允许在一对安全区之间共享硬件保护的内存，以实现高效的受保护通信，而无需基于软件的加密。使用模拟SGX平台与建议的扩展，本文表明，分布式沙箱应用程序可以有效地支持SGX硬件的小变化。
2022-12-22 cs.AR cs.CR
Software Variants for Hardware Trojan Detection and Resilience in COTS Processors
基于组件的商业现货（COTS）生态系统提供了一个有吸引力的系统设计范例，因为与定制解决方案相比，它大大减少了开发时间和成本。然而，它带来了越来越多的关注的可信性所产生的可能性嵌入恶意逻辑，或硬件木马的COTS组件。现有的信任验证方法通常不适用于COTS硬件，由于缺乏黄金模型和缺乏内部信号的可观测性。在这项工作中，我们提出了一种新的方法，运行时木马检测和弹性不可信的COTS处理器通过明智的修改软件。所提出的方法不依赖于任何硬件冗余或架构修改，因此无缝集成的COTS为基础的系统设计过程。特洛伊木马的弹性是通过执行多个功能等效的软件变体来实现的。我们已经开发并实现了一个解决方案，用于基于编译器的自动生成程序变体，度量引导的变体选择，以及它们在单个可执行文件中的集成。为了评估所提出的方法，我们首先分析了程序变体在避免激活随机木马池方面的有效性。通过在OpenRISC 1000处理器中实现几个木马，我们分析了在单个和多个变体中木马激活过程中的可检测性和弹性。我们还提出了延迟和代码大小的开销为自动生成的几个程序的变体，并讨论了未来的研究方向，以减少开销。
2021-12-01 cs.AR cs.CR
PQC-HA: A Framework for Prototyping and In-Hardware Evaluation of Post-Quantum Cryptography Hardware Accelerators
本文提出PQC-HA框架，利用TaPaSCo和HLS从ANSI C参考实现构建Kyber与Dilithium的硬件加速器，并在真实FPGA硬件上验证功能、评估通信开销，证明其可行性。
2023-08-12 cs.AR cs.CR
MoE-Hub: Taming Software Complexity for Seamless MoE Overlap with Hardware-Accelerated Communication on Multi-GPU Systems
Shanghai Jiao Tong University（上海交通大学）；Huawei Technologies Co. Ltd.（华为技术有限公司）；Peking University（北京大学）；Shanghai Qi Zhi Institute（上海人工智能实验室）
本文提出MoE-Hub，通过硬件软件协同设计解决多GPU系统中MoE动态令牌到专家映射与GPU静态地址通信模型的不匹配问题，实现通信与计算的无缝重叠，提升性能和灵活性。
2026-05-07 cs.AR cs.DC
SMASH: Co-designing Software Compression and Hardware-Accelerated Indexing for Efficient Sparse Matrix Operations
重要的工作负载，如机器学习和图形分析应用程序，大量涉及稀疏线性代数运算。这些操作使用稀疏矩阵压缩作为避免存储零和对零元素执行不必要计算的有效手段。然而，如今广泛使用的压缩技术（如压缩稀疏行（CSR））引入了显著的指令开销和昂贵的指针追踪操作来发现非零元素的位置。在本文中，我们确定了位置的发现（即，索引）作为基于稀疏矩阵的工作负载中的关键瓶颈，这大大降低了压缩的好处。我们提出了SMASH，一个硬件-软件的合作机制，使高效的索引和稀疏矩阵的存储。SMASH的关键思想是显式地使硬件能够识别和利用数据中的稀疏性。为此，我们设计了一种新的软件编码的基础上的层次结构的位图。这种编码可以用于有效地压缩任何稀疏矩阵，而不管稀疏的程度和结构。同时，位图编码可以直接由硬件解释。我们设计了一个轻量级的硬件单元，位图管理单元（BMU），缓冲和扫描位图层次结构，以执行高效的稀疏矩阵索引。SMASH公开了一个富有表现力和丰富的ISA来与BMU通信，这使得它能够用于加速任何稀疏矩阵计算。我们在四个用例中展示了SMASH的优势，包括稀疏矩阵内核和图形分析应用程序。
2019-10-23 cs.AR cs.DC
Themis: Software-Defined Hardware Prefetching
University of Washington（华盛顿大学）；Meta；Cornell University（康奈尔大学）；SiFive；University of California, Santa Cruz（加州大学圣克鲁兹分校）；Google（谷歌）
Themis是一种基于分析的软件定义硬件预取方案，通过页表项的页级提示过滤无用预取，减少约40%无用请求，可提升BOP等预取器在数据中心工作负载下的性能，无需二进制或ISA变更。
2026-08-12 cs.AR cs.OS
Accelerating Post-Quantum Cryptography via LLM-Driven Hardware-Software Co-Design
Electrical \& Computer Engineering University of Arizona Tucson, AZ, USA
本文提出利用LLM驱动硬件软件协同设计加速PQC，通过FALCON方案实现内核执行时间提升2.6倍，同时优化资源利用与功耗。
2026-02-10 cs.AI cs.AR
Hardware/Software Co-Programmable Framework for Computational SSDs to Accelerate Deep Learning Service on Large-Scale Graphs
Korea Advanced Institute of Science and Technology (KAIST)（韩国科学技术院）
图神经网络（GNN）处理由一千亿条边组成的大规模图。与传统的深度学习相比，新兴GNN的独特行为涉及大量的图形和嵌入存储的数据，这表现出复杂和不规则的预处理。我们提出了一个新的大型图上的深度学习框架HolisticGNN，它提供了一个易于使用的，接近存储的推理基础设施，用于快速，节能的GNN处理。为了实现最佳的端到端延迟和高能效，HolisticGNN允许用户实现各种GNN算法，并以整体方式在实际数据存在的地方直接执行这些算法。它还支持PCIe上的RPC，这样用户就可以通过图形语义库简单地对GNN进行编程，而无需了解底层硬件或存储配置。我们制作了HolisticGNN的硬件RTL，并在基于FPGA的计算SSD（CSSD）上实现了其软件。我们的实证评估表明，HolisticGNN的推理时间比使用高性能现代GPU的GNN推理服务高出7.1倍，同时平均降低了33.2倍的能耗。
2022-01-23 cs.AR cs.LG
TraceTracker: Hardware/Software Co-Evaluation for Large-Scale I/O Workload Reconstruction
块跟踪广泛用于工业和学术界的系统研究、模型验证和设计分析。虽然这种跟踪包括详细的块访问模式，但遗憾的是，现有的跟踪驱动的研究往往无法找到正北，这是由于缺乏运行时上下文，如用户空闲时间和系统延迟，这是从根本上与目标存储硬件的特性。在这项工作中，我们提出了TraceTracker，一种新的硬件/软件的共同评估方法，允许用户重用广泛的现有的块跟踪保持大多数他们的执行上下文和用户场景，同时调整它们与新的系统信息。具体来说，我们的TraceTracker的软件评估模型可以推断CPU的突发时间和用户空闲时间从旧的存储跟踪，而其硬件评估方法remasters的存储跟踪通过互操作推断的时间信息，并更新所有的到达时间间隔，使他们知道目标存储系统。我们将建议的共同评估模型应用于577个痕迹，这些痕迹是十年前由来自不同机构和地点的服务器收集的，并在基于闪存的高性能存储阵列上恢复痕迹。评估结果表明，由TraceTracker重建的执行上下文的准确性平均为99%和96%的空闲操作的频率和总空闲时间，分别。
2017-09-14 cs.AR cs.DC
A software framework for pipelined arithmetic algorithms in field programmable gate arrays
在现代实验高能物理领域中，采用现场可编程门阵列实现的流水线算法被广泛地应用于硬件触发器中，其复杂度也在迅速增加。为了开发这种硬件触发器，在$\texttt{C++}$中开发算法，将其移植到硬件描述语言以合成固件，然后移植回$\texttt{C++}$以模拟固件响应下降到单个比特级别。我们提出了一个$\texttt{C++}$软件框架，自动模拟和生成硬件描述语言代码的流水线算术算法。
2017-12-14 cs.AR cs.OH hep-ex
aLEAKator: HDL Mixed-Domain Simulation for Masked Hardware \& Software Formal Verification
Sorbonne Université（索邦大学）；LIP6（LIP6实验室）；CNRS（法国国家科学研究中心）；Thales（泰雷兹集团）
aLEAKator 是一种开源框架，用于通过 HDL 描述自动形式验证掩码加密加速器和 CPU 上的软件，支持混合域仿真和多种泄漏模型，无需先验知识。
2025-12-08 cs.AR cs.CR cs.SC
hlslib: Software Engineering for Hardware Design
高级综合（HLS）工具使FPGA开发成为主流，允许程序员使用熟悉的语言（如C、C++和OpenCL）设计架构。虽然转向这些语言带来了显着的好处，但传统软件工程的许多方面仍然不受支持，或者在实践中没有被开发人员利用。此外，设计可重新配置的架构需要支持硬件结构，如FIFO和移位寄存器，这些不是面向CPU的语言所固有的。为了解决这个问题，我们开发了hlslib，这是一个软件工具、插件硬件模块和代码示例的集合，旨在提高HLS开发人员的生产力。hlslib的目标有两个：首先，创建一个社区驱动的前沿开发舞台，它可以更快地移动，并提供比供应商提供的更强大的抽象;其次，收集广泛的示例代码，既有最小的概念证明，也有更大的现实世界应用程序，可以直接重用或启发其他工作。hlslib是作为一个开源库提供的，包含CMake文件、C++头文件、方便的脚本和示例代码，并且通过通用功能或示例接受任何可以使HLS开发人员受益的贡献。
2019-10-10 cs.AR cs.DC cs.SE
TheHuzz: Instruction Fuzzing of Processors Using Golden-Reference Models for Finding Software-Exploitable Vulnerabilities
现代处理器的日益复杂性对现有的用于检测安全关键错误的硬件验证工具和方法提出了许多挑战。最近对处理器的攻击已经表明了发现和利用硬件漏洞的致命后果。Fuzzing已经成为一种很有前途的检测软件漏洞的技术。最近，一些硬件模糊技术已被提出。然而，它们受到几个限制，包括不适用于常用的硬件描述语言（HDL），如Verilog和VHDL，需要大量的人为干预，以及无法捕获许多固有的硬件行为，如信号转换和浮动线。在本文中，我们提出了一种新的硬件模糊器，TheHuzz，克服了上述限制，并显着提高了最先进的状态的设计和实现。我们分析了HDL中的硬件设计的内在行为，然后测量覆盖率的度量模型，这种行为。TheHuzz生成汇编级指令来增加所需的覆盖率值，从而发现许多可从软件中利用的硬件错误。我们在四个流行的开源处理器上评估了TheHuzz，与行业标准的随机回归方法和最先进的硬件模糊器DiffuzRTL相比，分别实现了1.98倍和3.33倍的速度。使用TheHuzz，我们在这些处理器中检测到11个漏洞，包括8个新漏洞，我们使用检测到的漏洞演示了漏洞利用。我们还表明，TheHuzz克服了半导体行业的形式化验证工具的局限性，通过比较其发现的Cadence JasperGold工具。
2022-01-24 cs.AR cs.CR cs.SE
SECDA: Efficient Hardware/Software Co-Design of FPGA-based DNN Accelerators for Edge Inference
University of Glasgow（格拉斯哥大学）；Northeastern University（东北大学）
边缘计算设备固有地面临严格的资源约束，这在部署具有高内存和计算需求的深度神经网络（DNN）时尤为明显。FPGA通常用于边缘设备。由于这些可重构电路可以实现比通用处理器更高的吞吐量和更低的功耗，因此它们特别适合DNN加速。然而，为边缘设备设计基于FPGA的DNN加速器的现有解决方案具有很高的开发开销，因为重复的FPGA合成通道、在模拟设计的硬件描述语言（HDL）中的重新实现以及加速器系统集成的成本。在本文中，我们提出了SECDA，这是一种新的硬件/软件协同设计方法，可以减少使用FPGA的边缘设备上优化DNN推理加速器的设计时间。SECDA将经济高效的SystemC仿真与硬件执行相结合，通过缩短设计评估时间来简化设计空间探索和开发过程。作为一个案例研究，我们使用SECDA在PYNQ-Z1板上有效地开发了两种不同的DNN加速器设计，PYNQ-Z1板是一个包含边缘FPGA的平台。我们快速迭代地探索系统的硬件/软件堆栈，同时识别和缓解性能瓶颈。我们评估了两个加速器设计与四个常见的DNN模型，实现了平均性能加速高达3.5 $\times$的模型与2.9 $\times$减少能源消耗超过CPU的推理。我们的代码可在https://github.com/gicLAB/SECDA上获得
2021-10-01 cs.AR cs.DC cs.LG
Hardware/Software co-design with ADC-Less In-memory Computing Hardware for Spiking Neural Networks
本文提出一种硬件/软件协同设计方法，将脉冲神经网络部署到以感测放大器替代高精度ADC的无ADC存内计算架构中，通过硬件感知训练在保持精度的同时显著降低能耗和延迟。
2023-06-04 cs.AR cs.ET cs.NE
Hardware/Software Codesign for Training/Testing Multiple Neural Networks on Multiple FPGAs
大多数用于FPGA的神经网络设计是不灵活的。在本文中，我们提出了一个灵活的VHDL结构，将允许任何神经网络在多个FPGA上实现。此外，VHDL结构允许测试以及训练多个神经网络。VHDL设计由多个处理器组组成。有两种类型的处理器组：迷你向量机处理器组和激活处理器组。每个处理器组由单独的迷你向量机和激活处理器组成。迷你向量机将向量运算应用于数据，而激活处理器将激活函数应用于数据。实现了一个环形缓冲区来连接各个处理器组。
2020-03-23 cs.AR cs.LG cs.SE
