Supporting Secured Integration of Microarchitectural Defenses
University of Minnesota（明尼苏达大学）
本文提出了一种两步方法，用于检测微架构防护整合中的安全漏洞，通过事件驱动建模框架Maestro和GEM5模拟器，验证了整合防护的可靠性。
2026-01-08 cs.AR cs.CR
uGen: An Agentic Framework for Generating Microarchitectural Attack PoCs
Iowa State University（爱荷华州立大学）；University of Lübeck（吕贝克大学）；Telefonica Research（Telefónica 研究）
本文提出uGen框架，利用LLM生成微架构攻击代码，解决现有方法的可移植性问题，通过多代理设计提升攻击代码的准确性与实用性。
2026-05-15 cs.CR
Pre-cache: A Microarchitectural Solution to prevent Meltdown and Spectre
University of Minnesota（明尼苏达大学）
本文提出了一种基于微架构的解决方案，用于防止Meltdown和Spectre攻击，通过防止被冲刷的指令暴露数据到缓存，同时保持高性能。
2025-11-21 cs.AR cs.CR
U Can Touch This! Microarchitectural Timing Attacks via Machine Clears
本文提出MCHammer这一新颖侧信道技术，利用自修改代码检测引发的机器清除实现高效微架构定时攻击，较Flush+Reload技术提升跟踪粒度，成功从部署的加密工具中恢复密钥，对现实系统安全有重要影响。
2025-02-14 cs.CR
PerSpectron: Detecting Invariant Footprints of Microarchitectural Attacks with Perceptron
Texas A&M University（德克萨斯农工大学）；Intel Labs（英特尔实验室）；University of California, Riverside（加州大学河滨分校）
本研究提出PerSpectron，一种基于感知器学习的硬件检测器，通过监控微架构统计特征，在数据泄露前检测并分类Spectre、Meltdown等微架构攻击，具有低开销且不增加计算延迟。
2026-10-07 cs.CR
MAD-EN: Microarchitectural Attack Detection through System-wide Energy Consumption
Iowa State University（爱荷华州立大学）
随着Spectre和Meltdown等攻击的多样性，微体系结构攻击对硬件安全的威胁越来越大。厂商补丁无法跟上新威胁的步伐，这使得动态异常检测工具比以前更加明显。不幸的是，以前的研究利用硬件性能计数器，导致高性能开销和配置文件有限数量的微体系结构攻击，由于可以同时配置的计数器的数量很少。这使得这些检测工具在现实世界的场景中效率低下。在本研究中，我们介绍了MAD-EN动态检测工具，该工具利用从通用英特尔RAPL工具收集的系统范围内的能耗跟踪来检测系统中正在发生的异常。在我们的实验中，我们证明了基于CNN的MAD-EN可以检测到10种不同的微架构攻击，共有15种变体，最高F1得分为0.999，这使得我们的工具成为迄今为止最通用的攻击检测工具。此外，在系统中检测到异常后，可以以98%的准确率区分单个攻击。我们证明，MAD-EN引入69.3%的性能开销相比，性能计数器为基础的检测机制。
2022-05-31 cs.CR cs.LG
Short Paper: Static and Microarchitectural ML-Based Approaches For Detecting Spectre Vulnerabilities and Attacks
University of Massachusetts Dartmouth（马萨诸塞大学达特茅斯分校）
Spectre入侵利用了现代处理器中的推测执行设计漏洞。这些攻击违反了程序中的隔离原则，以获取未经授权的私人用户信息。当前最先进的检测技术利用微体系结构特征或易受攻击的推测性代码来检测这些威胁。然而，这些技术是不够的，因为Spectre攻击已经被证明是更隐蔽的，最近发现的变种绕过了当前的缓解机制。侧通道在处理器缓存中生成不同的模式，并且敏感信息泄漏取决于易受Spectre攻击的源代码，其中攻击者使用这些漏洞，例如分支预测，这会导致数据泄露。以前的研究主要采用微体系结构分析来检测Spectre攻击，这是一种反应式方法。因此，在本文中，我们提出了第一次全面评估的静态和微架构分析辅助机器学习方法来检测Spectre脆弱的代码片段（预防）和Spectre攻击（反应）。我们评估的性能权衡采用分类检测幽灵的漏洞和攻击。
2022-10-26 cs.CR cs.LG
Towards Remote Attestation of Microarchitectural Attacks: The Case of Rowhammer
paluno – The Ruhr Institute for Software Technology, University of Duisburg-Essen（杜伊斯堡-埃森大学）；Technical University of Darmstadt（达姆施塔特工业大学）
本文提出基于微架构的远程验证方法，通过HammerWatch协议检测行锤攻击，利用MCE和PRAC指标，结合TPM哈希链防护，验证系统行为可靠性。
2026-03-26 cs.CR
FortuneTeller: Predicting Microarchitectural Attacks via Unsupervised Deep Learning
Worcester Polytechnic Institute（伍斯特理工学院）；University of Lübeck（吕贝克大学）
微架构攻击日益增长的安全威胁强调了硬件级别强大的安全传感器和检测机制的重要性。虽然有关于缓存攻击的运行时检测的研究，但缺少考虑现有和未来攻击的广泛范围的通用模型。不幸的是，以前的方法只考虑单个攻击变体，例如Prime+Probe，或特定的受害者应用程序，例如加密实现。此外，最先进的异常检测方法是基于粗粒度的统计模型，这是不成功的检测异常在大规模的现实世界的系统。由于高级递归神经网络（RNN）算法的记忆能力，可以更准确地学习短期和长期依赖关系。因此，我们提出了一种新的RNNs，它首次利用RNNs的优势来学习复杂的执行模式，并检测现实世界系统中看不见的微架构攻击。EaseTeller以无监督的方式从微架构的角度对良性工作负载模式进行建模，然后预测即将到来的良性执行应该如何表现。当预测的执行模式和运行时观察结果之间存在差异时，将自动检测潜在的攻击和恶意行为。我们基于英特尔处理器上可用的硬件性能计数器实现了TableTeller，并使用从良性应用程序中获得的1000万个样本进行了训练。这是第一次，最新的攻击，如Meltdown，Spectre，Rowhammer和Zombieload，可以通过一个训练模型检测到，而无需在训练过程中观察这些攻击。我们表明，KineTeller实现了0.9970的F分数。
2019-07-08 cs.CR cs.LG
Osiris: Automated Discovery of Microarchitectural Side Channels
在过去的几年里，在CPU上发现了一系列的侧通道。这些侧信道已被用于强大的攻击，例如，在加密实现上，或作为瞬态执行攻击（如Spectre或Meltdown）的构建块。然而，在许多情况下，发现侧通道仍然是一个繁琐的手动过程。在本文中，我们提出了Osiris，一个基于模糊的框架，自动发现微架构侧通道。基于CPU ISA的机器可读规范，Osiris生成并行序列三元组，并自动测试它们是否形成基于时序的侧通道。此外，Osiris评估了它们作为瞬时执行攻击中的侧通道的可用性，即，像幽灵党这样的攻击的微架构编码。总的来说，我们在Intel和AMD CPU上发现了四个新颖的基于时序的侧通道。基于这些侧通道，我们展示了三个案例研究中的剥削。我们表明，我们的微架构KASLR打破使用非临时负载，FlushConflict，甚至在新的英特尔冰湖和彗星湖微架构。我们提出了一个跨核跨虚拟机隐蔽通道，不依赖于内存子系统，传输高达1 kbit/s。我们在AWS云上演示了这个通道，表明它是隐身和抗噪的。最后，我们演示了Stream+ Quad，这是一种用于瞬时执行攻击的隐蔽通道，平均允许在瞬时窗口内泄漏7.83字节，改进了最多仅泄漏3字节的最新攻击。
2021-06-07 cs.CR
ShuffleV: A Microarchitectural Defense Strategy against Electromagnetic Side-Channel Attacks in Microprocessors
Northeastern University（东北大学）；Binghamton University（宾厄姆顿大学）
ShuffleV是一种基于移动目标防御的微架构策略，通过随机打乱指令顺序并插入伪指令，在RISC-V核上有效防御电磁侧信道攻击，保护AES和神经网络推理，无需软件修改。
2025-10-15 cs.AR cs.CR
Practice Makes (Im)Perfect: A Look Back at Benchmarking Practices for Microarchitectural Side-Channel Attacks
Univ. Lille, CNRS, Inria（里尔大学，法国国家信息与自动化研究所）；Univ. Rennes, CNRS, IRISA（雷恩大学，法国国家信息与自动化研究所）
本文针对微架构侧信道攻击的基准测试核心问题，调查83篇顶级会议论文后识别19种基准测试缺陷，提出评估新攻击的关键属性，揭示了该领域基准测试实践的问题及会议间的差异。
2026-11-05 cs.CR
MIPSBLEED: Uncovering Microarchitectural Timing Leaks in Pervasive Embedded Processors
Rochester Institute of Technology（罗切斯特理工学院）
针对MIPS处理器中SMT特性引发的跨核时序通道，提出MIPSBLEED框架，通过三级微架构泄露分析和汇编级探测，实现无特权的高分辨率时序攻击，并成功恢复真实椭圆曲线密码的密钥。
2026-06-16 cs.CR
ANTMAN: An Efficient and Interpretable RTL-Level Run-Time Detection Framework for Stealthy Branch Predictor Attacks on BOOM
Tallinn University of Technology（塔林理工大学）；Télécom Paris, Institut Polytechnique de Paris（巴黎电信学院，巴黎理工学院）
针对BOOM RISC-V，提出首个设计安全、可解释的RTL级运行时检测框架ANTMAN，利用离线关联规则，在两类预测器配置下实现零误报、快速检测分支预测器攻击。
2026-10-22 cs.CR
Transient Execution of Non-Canonical Accesses
近年来，微体系结构的安全性成为人们关注的焦点，证明了现代CPU容易受到几类微体系结构攻击。这些攻击绕过了CPU提供的基本隔离原语：进程隔离、内存权限、访问检查等。尽管如此，大多数研究都集中在In-tel CPU上，只有少数例外。因此，在其他CPU中几乎没有发现可移植能力，这导致了对它们对某些类型的微体系结构攻击的免疫力的猜测。在本文中，我们提供了一个黑箱分析这些未开发的领域之一。也就是说，我们研究了AMD CPU的缺陷，这可能会导致一个瞬时内存劫持攻击。与标称免疫力相反，我们发现AMD Zen系列CPU表现出与Meltdown/MDS相似的瞬态ex-tune模式。我们对利用可能性的分析表明，与In-tel CPU相比，AMD的设计决策确实限制了可利用范围，但可能会使用它们来放大其他微架构攻击。
2021-08-24 cs.AR cs.CR
CacheOut: Leaking Data on Intel CPUs via Cache Evictions
最近的瞬时执行攻击，如RIDL，Fallout和ZombieLoad，表明攻击者可以在信息通过微架构缓冲区传输时泄漏信息。这些攻击被英特尔命名为微架构数据采样（MDS），被比作“从消防水管中喝水”，因为攻击者几乎无法控制观察到的数据以及来自何处。由于无法防止缓冲区泄漏，英特尔通过微代码更新发布了对策，当CPU更改安全域时，这些更新将覆盖缓冲区。在这项工作中，我们提出CacheOut，一个新的微体系结构的攻击，能够绕过英特尔的缓冲区覆盖对策。我们观察到，当数据从CPU的L1缓存中被驱逐时，它通常被传输回泄漏的CPU缓冲区，攻击者可以在那里恢复数据。CacheOut通过允许攻击者选择从CPU的L1缓存中泄漏哪些数据以及泄漏缓存行的哪一部分来改进以前的MDS攻击。我们证明了CacheOut可以跨多个安全边界泄漏信息，包括进程，虚拟机，用户和内核空间之间的边界，以及SGX飞地。
2020-06-23 cs.CR
InSpectre: Breaking and Fixing Microarchitectural Vulnerabilities by Formal Analysis
最近的Spectre攻击表明了当前计算机微体系结构的根本不安全性。这些攻击使用流水线、乱序和推测等特征来提取有关进程内存内容的任意信息。一个全面的正式的微体系结构模型，能够代表的形式，无序和投机行为，可以有意义地实现在一个高性能的流水线架构尚未出现。这样一个模式将非常有用，因为它将允许正式确定脆弱性的存在和不存在以及反措施的合理性。在本文中，我们提出了这样一个模型，针对单核处理器。该模型是非常通用的，并提供了一个基础设施来定义真正的CPU模型。它集成了支持所有已知Spectre漏洞的微架构功能。我们使用该模型来阐明现有的和新的漏洞的安全性，以及正式分析所提出的对策的有效性。具体来说，我们发现了三个新的（潜在的）漏洞，包括一个新的变种的幽灵v4，投机性提取的漏洞，和乱序执行的漏洞，并分析了现有的三个对策的有效性：常数时间，Retpoline，和ARM的投机性存储旁路安全（SSBS）。
2020-08-17 cs.CR
Stack-Aware Hyperproperties
超属性与程序的执行有关，用于形式化安全目标，如机密性，不干涉，隐私和匿名。从形式上讲，超属性是允许的执行集的集合。如果程序的执行集不在超属性指定的集合中，则程序违反超属性。逻辑HyperCTL^* 已经在文献中被提出来形式化地指定和验证超属性。检查有限状态程序是否满足HyperCTL^* 公式的问题是已知可判定的。然而，这个问题对于过程（递归）程序来说是不可判定的。令人惊讶的是，我们表明，可判定性可以恢复，如果我们考虑限制类的hyperproperties，即那些只涉及那些执行程序具有相同的调用堆栈访问模式。我们呼吁这样的hyperproperties，\emph{stack-aware hyperproperties.}我们的决策过程可以用来作为一个证明方法，建立安全目标，如非推理递归程序，也为反驳安全目标，如观察确定性。此外，如果调用堆栈大小对攻击者是可观察的，则决策过程提供精确的验证。
2023-01-27 cs.CR cs.FL cs.LO
Microarchitectural Security of AWS Firecracker VMM for Serverless Cloud Platforms
本文调查了 AWS Firecracker VMM 抵御微架构攻击的安全性，发现其无法有效抵御 Spectre 和 MDS 等攻击，表明 AWS 夸大了其安全性且部署指导不完整。
2023-11-27 cs.CR
Contract-Aware Secure Compilation
微体系结构攻击利用指令集体系结构（ISA）与处理器实际执行指令的方式之间的抽象间隙来损害系统的机密性和完整性。为了保护系统免受微架构攻击，程序员需要对这些微架构副作用进行推理和编程。然而，我们不能也不应该期望程序员为特定的处理器及其安全保证手动定制程序。相反，我们可以依靠编译器（和安全编译社区），因为它们可以在弥合这一差距方面发挥重要作用：编译器应该针对特定的处理器微架构安全保证，并且应该利用这些保证来生成安全代码。为了实现这一目标，我们概述了合同感知安全通信（CASCO）的想法，其中编译器是参数相对于硬件/软件安全合同，抽象捕捉处理器的安全保证。也就是说，编译器将自动利用契约中形式化的保证，以确保程序级的安全属性在微体系结构级得到保留。
2020-12-28 cs.CR cs.PL
Comprehensive Evaluation of RSB and Spectre Vulnerability on Modern Processors
诸如分支预测、乱序执行和返回栈缓冲器（RSB）之类的性能增强机制已经在当今的现代处理单元中被广泛采用。虽然成功地提高了CPU性能，但利用这些组件中的设计缺陷和安全漏洞为各种类型的微架构攻击（如Spectre和Meltdown）奠定了基础。虽然许多攻击（如Meltdown和Spectre）已经在Intel处理器上大量实施和分析，但很少有研究评估它们对ARM处理器的影响。此外，SpectreRSB漏洞，基于RSB的幽灵攻击的新变种，在最近的研究中被忽视。在这项工作中，我们首先评估的SpectreRSB漏洞，通过实施这种攻击的ARM处理器，据我们所知，尚未实施和分析ARM处理器。我们进一步提出了一个安全评估的ARM处理器通过实现不同的变种的幽灵族攻击。通过分析从各种实验中获得的结果，我们评估ARM处理器的安全性，其不同的微体系结构设计。我们还介绍了一个高吞吐量和无噪声的隐蔽通道，基于RSB结构。实验结果表明，隐通道的吞吐量为94.19KB/s，误差可以忽略不计。
2023-02-19 cs.AR cs.CR
Shesha: Multi-head Microarchitectural Leakage Discovery in new-generation Intel Processors
本文提出受粒子群优化启发的 Shesha 框架，利用错误推测等价类划分自动搜索 x86 指令集扩展，在新一代 Intel 处理器中发现并分析五条新瞬态执行路径，且实现密码数据泄漏。
2024-06-14 cs.CR
Foundations of Hardware-Software Leakage Contracts
Saarland University（萨尔兰大学）
本文介绍硬件-软件泄露契约的基础，该契约在ISA层面刻画侧信道泄露，可让程序员生成抗侧信道攻击代码，也为硬件设计者提供规范，同时讨论相关近期成果与未解决挑战。
2026-10-16 cs.AR cs.CR
Remote-Timer-as-a-Service: Efficient Microarchitectural Leakage in the Cloud with Remote Timers
Cloudflare, Inc.（Cloudflare）；University of Edinburgh（爱丁堡大学）
该研究发现 Cloudflare Workers 的 DyPrIs 对策存在不足，利用微架构放大和远程定时器实现高效远程 Spectre 攻击泄露 JWT，后推动 Cloudflare Workers 通过多措施完成漏洞修复。
2026-08-19 cs.CR
WebGPU-SPY: Finding Fingerprints in the Sandbox through GPU Cache Attacks
本文提出 WebGPU-SPY，利用 WebGPU API 在 Intel 集成 GPU 上构建硬件计时器发起缓存侧信道攻击，监视渲染栈活动，实现对前 100 网站指纹识别 90% 精度，并探讨了应对对策。
2024-01-09 cs.AR cs.CR
SEV-Step: A Single-Stepping Framework for AMD-SEV
本文提出针对 AMD-SEV 的 SEV-Step 框架，实现了可靠的虚拟机单步执行，提供页错误跟踪与缓存攻击原语，并首次证明 SEV 易受 Nemesis 式攻击，可提取指令信息。
2023-07-27 cs.CR
Store-to-Leak Forwarding: Leaking Data on Meltdown-resistant CPUs (Updated and Extended Version)
Meltdown和Spectre利用了CPU在瞬时乱序执行期间所做的微体系结构更改。使用侧信道技术，这些攻击可以从内存中泄漏任意数据。由于针对Meltdown的最先进的软件缓解措施可能会导致显著的性能开销，因此它们仅被视为临时解决方案。因此，软件缓解措施在更新的处理器上被禁用，这些处理器不再容易受到Meltdown的影响。在本文中，我们表明，熔毁攻击仍然是可能的，最近的CPU是不容易受到原来的熔毁攻击。我们表明，存储缓冲区-一个微架构优化，以减少数据存储的延迟-与TLB相结合，使强大的攻击。我们提出了几种与ASLR相关的攻击，包括从非特权应用程序中断KASLR，以及从JavaScript中断ASLR。我们还可以发起侧信道攻击，破坏TSX的原子性，并监视内核的控制流。此外，当与一个简单的Spectre小工具结合使用时，我们可以从内存中泄漏任意数据。我们的论文表明，类似Meltdown的攻击仍然是可能的，软件修复仍然是必要的，以确保内核和用户空间之间的适当隔离。这篇原始论文的更新扩展版本包括关于漏洞根本原因的新结果和解释，并展示了它与Fallout等MDS攻击的不同之处。
2021-03-05 cs.CR
MI6: Secure Enclaves in a Speculative Out-of-Order Processor
最近的攻击通过利用允许间接访问共享微体系结构状态的微体系结构侧通道来打破进程隔离。飞地加强了进程抽象以恢复隔离保证。我们提出了MI6，一个积极的，投机性的顺序处理器，能够提供安全的飞地下的威胁模型，包括一个不受信任的操作系统和攻击者能够安装任何软件攻击目前认为是可行的，包括控制流投机攻击。MI6受到Sanctum [16]的启发，并将其隔离保证扩展到更现实的存储层次结构。它还介绍了一个清除指令，这是只使用时，一个安全的进程被调度，并实现了一个复杂的处理器微架构。我们通过在不受信任的Linux操作系统上运行SPEC CINT2006基准测试，在AWS F1 FPGA上进行FPGA仿真，对MI6中的飞地的性能影响进行建模。安全性的代价是受保护程序的平均速度降低约16.4%。
2019-08-29 cs.CR cs.OS
Synthesizing Hardware-Software Leakage Contracts for RISC-V Open-Source Processors
本文提出一种半自动方法，通过契约模板和测试用例生成策略为RISC-V开源处理器Ibex和CVA6综合最精确的硬件-软件泄漏契约，实验验证了其适用性并发现了细微泄漏。
2024-01-17 cs.CR
Citadel: Simple Spectre-Safe Isolation For Real-World Programs That Share Memory
本文提出 Citadel，利用松弛微架构隔离（RMI）和 enclave 设置，通过安全模式与突发模式两种硬件机制，在不牺牲可用性的前提下以低于 5% 的性能开销保护共享内存程序免受 Spectre 类瞬态执行攻击。
2025-02-07 cs.AR cs.CR
Speculative Leakage in ARM Cortex-A53
最近的Spectre攻击表明，现代微架构优化可能会使软件不安全。这些攻击使用流水线、乱序和推测等特征，通过边通道提取有关进程内存内容的信息。在本文中，我们证明了Cortex-A53的推测泄漏的影响，即使微架构不支持乱序执行。我们将这类新的漏洞命名为SiSCloak。
2020-07-17 cs.CR
Testing side-channel security of cryptographic implementations against future microarchitectures
该研究针对未来微架构优化对密码实现的侧信道安全影响评估缺失问题，开发了泄漏模型描述语言LmSpec与自动测试框架LmTest，经实证发现18种待落地优化会导致现有25种密码实现均存在密钥相关泄漏。
2024-02-01 cs.CR
HOMARD: Hammering Off-chip Memory via Aggregate power Rail Disclosure
CentraleSupélec, Univ. Rennes, Inria, CNRS, IRISA（中央苏佩莱克学院、雷恩大学、Inria、法国国家科学研究中心、IRISA）；Graz University of Technology（格拉茨工业大学）；Univ. Bretagne-Sud, Lab-STICC, UMR 6285（南布列塔尼大学、Lab-STICC实验室）；Univ. Lyon, UJM-Saint-Étienne, CNRS, Lab. Hubert Curien, UMR 5516（里昂大学、圣艾蒂安大学、法国国家科学研究中心、Hubert Curien实验室）
HOMARD利用Arm SoC的非特权电源遥测，提出两种攻击原语，可在时序方法失效时逆向DRAM寻址函数、恢复缓存行汉明重量与秘密字节，为微架构攻击提供新侧信道。
2026-10-12 cs.CR
Demoting Security via Exploitation of Cache Demote Operation in Intel's Latest ISA Extension
本文研究英特尔cldemote扩展的安全风险，发现其非特权访问等属性可被利用，提出Flush+Demote和Demote+Time两种攻击原语，能构建隐蔽通道、加速内核基地址去随机化及驱逐集构建，并分析ISA扩展的攻击特征与对策。
2025-04-17 cs.CR
MeltdownPrime and SpectrePrime: Automatically-Synthesized Attacks Exploiting Invalidation-Based Coherence Protocols
最近的Meltdown和Spectre攻击突出了自动验证技术在识别硬件安全漏洞方面的重要性。我们已经开发出一种工具，用于合成微体系结构特定的程序，能够产生任何用户指定的硬件执行模式的利益。我们的工具需要两个输入：（i）以域特定语言的微体系结构，以及（ii）感兴趣的微体系结构执行模式，例如威胁模式的形式描述。我们的工具合成的所有程序都能够在提供的微架构上产生指定的执行模式。我们使用我们的工具来指定一个常见的硬件执行模式，以Flush+恶意攻击和自动合成的安全石蕊测试，代表那些已经公开披露的用于进行Meltdown和Spectre攻击。我们还制定了一个Prime+Probe威胁模式，使我们的工具能够合成每个的新变体-MeltdownPrime和SpectrePrime。这两个新的漏洞都使用Prime+Probe方法来进行定时攻击。它们都是新颖的，因为它们是利用现代缓存一致性协议中的缓存线失效机制的2核攻击。这是Meltdown和Spectre的第一个提议的Prime+Probe变体。但更重要的是，这两种Prime攻击都利用了基于无效的一致性协议，以达到与Flush+ Punchad攻击相同的精度水平。虽然软件中的缓解技术（例如，防止投机的障碍）对于我们的Prime变体可能与原始Spectre和Meltdown相同，我们相信针对它们的硬件保护将是不同的。作为概念验证，我们将Spectre…
2018-02-11 cs.AR cs.CR
Fallout: Reading Kernel Writes From User Space
最近，乱序执行，在现代高端处理器中的一个重要的性能优化，已被发现构成了重大的安全威胁，允许跨安全域的信息泄漏。特别是Meltdown攻击，会将信息从操作系统内核泄露到用户空间，彻底侵蚀系统的安全性。为了解决这种和类似的攻击，而不产生软件对策的性能成本，英特尔在其最新的Coffee Lake R处理器中包含了基于硬件的防御。在这项工作中，我们表明，最近的硬件防御是不够的。具体来说，我们提出了辐射，一个新的瞬态执行攻击，从以前未开发的微架构组件称为存储缓冲区泄漏信息。我们展示了无特权的用户进程如何利用Fallout来重建内核最近写入的特权信息。我们进一步展示了如何使用Fallout来绕过内核地址空间随机化。最后，我们确定和探索微代码协助迄今被忽视的原因，瞬态执行。Fallout影响我们测试过的所有处理器代。然而，我们注意到一个令人担忧的回归，新的Coffee Lake R处理器比老一代更容易受到辐射的影响。
2019-05-29 cs.AR cs.CR
Cats vs. Spectre: An Axiomatic Approach to Modeling Speculative Execution Attacks
Spectre家族的投机执行攻击需要重新思考安全的形式化方法。基于操作推测语义的方法已经在寻找易受攻击的代码和验证防御方面取得了初步进展。然而，随着每一次新的攻击，必须集成到底层语义中的微体系结构细节的数量也会增加。我们提出了一种替代的，轻量级的和公理化的方法来指定投机语义，依赖于内存模型的并发性的见解。我们使用CAT建模语言的内存一致性，指定执行模型，捕捉投机控制流，存储到加载转发，预测存储转发，和内存排序机器清除。我们提出了一个有界的模型检验框架参数化我们的投机CAT模型和评估其实现对国家的art.Due的公理化的方法，我们的模型可以迅速扩展，使我们的框架，以检测新类型的攻击，并验证对他们的防御。
2021-12-11 cs.CR cs.PL
Memory Under Siege: A Comprehensive Survey of Side-Channel Attacks on Memory
本文系统综述内存侧信道攻击，梳理缓存计时、推测执行、Rowhammer等主要漏洞，提出分类体系并评估现有防御策略的优劣，为研究人员和从业者检测与缓解SCAM风险提供指导。
2025-05-08 cs.CR
Evaluation of Cache Attacks on Arm Processors and Secure Caches
处理器缓存中基于时间的侧通道和隐蔽通道仍然是现代计算机的威胁。这项工作首次展示了对Arm设备的系统性、大规模分析，以及处理器易受攻击的详细结果。与x86相比，Arm使用不同的架构、微架构实现、缓存替换策略等，这会影响攻击的发起方式，以及如何对漏洞进行安全测试。为了评估安全性，本文介绍了专门为测试Arm处理器及其缓存而开发的安全基准。基准测试本身通过敏感性测试进行评估，该测试检查基准测试对测试阶段的正确配置的敏感程度。此外，为了评估大量设备，这项工作利用了一种新的方法，即使用基于云的Arm设备测试平台对定时通道进行架构和安全研究，并在34个不同的物理设备上运行基准测试。与此同时，人们对安全缓存来防御各种攻击很感兴趣。因此，本文还研究了安全的缓存架构，使用建议的基准。特别是，本文实现并评估了安全的PL和RF缓存，展示了PL和RF缓存的安全性，但也发现了新的弱点。
2021-11-01 cs.CR
Janus: Compiler-Based Defense Against Transient Execution Attacks Using ARM Hardware Primitives
Institute of Information Engineering, CAS（中国科学院信息工程研究所）
Janus通过整合推测执行与控制流依赖性，利用ARM的PA和BTI特性，提供对Spectre等临时执行攻击的防御，同时保持低性能开销。
2026-05-11 cs.CR
Towards a Better Indicator for Cache Timing Channels
最近的研究强调了计算机体系结构对信息泄漏攻击的脆弱性，这引起了人们的极大关注。在各种类型的微体系结构攻击中，缓存定时通道尤其令人担忧，因为它们有可能在高比特率下损害用户的私有数据。先前的工作已经证明了使用缓存未命中模式来检测这些攻击。我们发现，缓存未命中的痕迹可以很容易地欺骗，因此他们可能无法识别更聪明的对手。在这项工作中，我们表明，\emph{cache occupancy}，它记录了一个特定的进程所拥有的高速缓存块的数量，可以利用作为一个更强的指标，高速缓存定时通道的存在。我们观察到，在定时通道的缓存访问延迟的调制可以通过分析成对的缓存占用模式来识别。我们的实验结果表明，高速缓存占用模式不能很容易混淆，即使先进的对手，成功地逃避基于高速缓存未命中的检测。
2019-02-13 cs.CR
Constant-Time Foundations for the New Spectre Era
恒定时间规则是一种基于软件的对策，用于保护高保证加密实现免受定时侧信道攻击。常数时间是有效的（它可以防止许多已知的攻击），严格的（它可以使用程序语义形式化），并服从自动验证。然而，微体系结构攻击的出现使得今天存在的恒定时间变得不那么有用。本文奠定了基础，在投机和乱序执行的存在下，常数时间编程。我们提出了一个操作语义和恒时程序在这个扩展设置的正式定义。我们的语义避免形式化的微架构功能（而不是假设对手的控制下），并产生一个概念的恒定时间，保持优雅和易处理的通常的概念。我们证明了我们的语义在两个方面的相关性：第一，通过对比现有的幽灵般的攻击与我们的定义的恒定时间。其次，通过实现一个静态分析工具Pitchfork，它可以检测在现实世界的加密库中违反我们扩展的恒定时间属性的行为。
2020-05-08 cs.CR cs.PL
RTL2M$μ$PATH: Multi-$μ$PATH Synthesis with Applications to Hardware Security Verification
本文提出RTL2MμPATH以自动综合处理器每条指令的多条形式化验证微架构执行路径，并基于多路径指示侧信道的观察进一步提出SynthLC，首次实现从RTL自动综合并形式化验证硬件泄漏契约。
2024-09-28 cs.AR cs.CR
An Exhaustive Approach to Detecting Transient Execution Side Channels in RTL Designs of Processors
近年来，硬件（HW）安全问题以惊人的速度出现。特别是瞬态执行攻击，对现代计算系统的安全性构成了真正的威胁。尽管最近取得了进展，理解微架构设计决策对处理器安全性的复杂影响仍然是一个巨大的挑战，并在过去引起了一些更新周期。过去的更新周期数。本文讨论了需要一种新的方法来硬件签核验证，保证安全的处理器在寄存器传输级（RTL）。为此，我们引入了一个正式的定义，安全性方面的瞬态执行攻击，制定为HW属性。我们提出了一个形式化的证明方法，唯一程序执行检查（UPEC）的基础上，可用于系统地检测所有的RTL设计中的瞬态执行攻击的漏洞。UPEC不利用已知攻击的任何先验知识，因此也可以基于新的、迄今为止未知的信道类型来检测漏洞。这是证明了两个新的攻击场景中发现的实验与UPEC。UPEC可扩展到各种硬件设计，包括有序处理器（RocketChip），具有乱序写回的流水线（Ariane）和具有深度乱序推测执行的处理器（BOOM）。据我们所知，UPEC是第一个RTL验证技术，详尽地涵盖了现实复杂性的处理器中的瞬态执行侧通道。
2022-02-22 cs.CR
Detecting speculative leaks with compositional semantics
CISPA Helmholtz Center for Information Security（CISPA赫尔姆霍兹信息安全中心）；University of Trento（特伦托大学）；IMDEA Software Institute（IMDEA软件研究所）；Azure Research, Microsoft（微软Azure研究）；Saarland University（萨尔兰大学）；Amazon（亚马逊）
本文提出基于组合语义的框架，用于检测推测执行引入的信息流并分析软件防御。通过引入推测非干扰(SNI)理论，结合SMT求解器开发Spectector工具，有效检测漏洞并验证程序安全性。
2026-03-31 cs.CR
DECLASSIFLOW: A Static Analysis for Modeling Non-Speculative Knowledge to Relax Speculative Execution Security Measures (Full Version)
针对现有推测执行防御措施性能开销过高的问题，提出DECLASSIFLOW静态分析框架，通过建模非推测执行下的攻击者知识，移除已确定会非推测性泄露的数据的防护，在保证安全的同时降低了常数时代码的防护开销。
2023-12-14 cs.CR
A Scheduling-Aware Defense Against Prefetching-Based Side-Channel Attacks
本文针对基于预取的侧信道攻击，提出并实现了调度感知防御PreFence，允许进程在安全关键操作期间临时禁用预取器，在可靠阻止泄露的同时保持可忽略的性能影响。
2024-10-01 cs.CR
Learned-Database Systems Security
Cornell University（康奈尔大学）；University of Michigan（密歇根大学）；University of Toronto（多伦多大学）；Vector Institute（向量研究所）
本文分析学习型数据库系统中因引入机器学习而扩大的攻击面，提出漏洞识别框架，并通过三类漏洞利用实证表明对抗性机器学习可导致查询泄露、索引崩溃和键分布窥探，揭示其普遍安全威胁并讨论缓解措施。
2025-07-02 cs.CR cs.LG
When a Patch is Not Enough - HardFails: Software-Exploitable Hardware Bugs
在本文中，我们从硬件设计师的角度出发，通过回顾现有的在设计阶段检测硬件漏洞的方法，深入研究微架构安全性。我们表明，目前存在的保护差距，在实践中，芯片设计容易受到基于软件的攻击。特别是，现有的验证方法无法检测到特定类别的漏洞，我们称之为HardFails：这些错误逃避检测当前的验证技术，而被利用的软件。我们使用RISC-V在现实世界的SoC中展示了这些漏洞，以展示和分析HardFail的具体实例。修补这些硬件错误可能并不总是可能的，并可能导致产品召回。我们的研究结果基于两个广泛的案例研究：最近的Hack@DAC 2018硬件安全竞赛，其中54个独立的研究团队在全球范围内进行了为期12周的竞争，以捕捉SoC RTL设计中插入的安全漏洞，以及对最先进的验证方法进行了深入的系统评估。我们的研究结果表明，由于大量的模块具有复杂的相互依赖性和当前检测方法的根本局限性，即使是技术的组合也会错过高影响的错误。我们还制作了一个现实世界的软件攻击，利用Hack@DAC的RTL错误之一，逃避检测，并讨论了新的方法来减轻设计时日益严重的跨层错误问题。
2018-12-01 cs.CR
An abstract semantics of speculative execution for reasoning about security vulnerabilities
由于诸如乱序执行等现代微体系结构特征的复杂性，关于软件的正确性和安全性的推理变得越来越困难。一类名为Spectre的安全漏洞利用了投机性的副作用，乱序执行于2018年公布，此后引起了广泛关注。在本文中，我们正式的投机执行及其副作用的意图，让投机的推理抽象在程序级别，限制暴露于特定的处理器或低级别的语义。为此，我们编码和暴露的投机执行明确的程序设计语言，而不是仅仅在操作语义，因此，投机执行的影响被捕获的重新定义的含义的条件语句，并引入新的语言结构，模型瞬态执行的替代分支。我们在系统的全局状态中添加了一个抽象缓存，并推导出一些通用的细化规则，这些规则暴露了由于推测性负载而产生的缓存副作用。这个扩展的基础是一个基于指令级并行的语义模型。这些规则被编码在一个模拟工具中，我们用它来分析Spectre攻击的抽象规范和易受攻击的代码片段。
2020-03-10 cs.CR cs.LO cs.PL
