Scaling Analog Photonic Accelerators for Byte-Size, Integer General Matrix Multiply (GEMM) Kernels
本文提出可扩展光子GEMM加速器SPOGA，通过零差光信号模拟求和与换能中位置加权等技术，突破4位操作数限制，支持字节大小整数GEMM内核，在吞吐量、能效和面积效率上显著超越现有光子方案。
2024-07-08 cs.AR cs.ET cs.PF
RACE-AIMC: Selective Inference for Heterogeneous Analog In-Memory Accelerators at the Edge
WD Research（西部数据研究机构）
RACE-AIMC框架为边缘端异构模拟内存内加速器，通过离线选最优加速器并计算错误上界、在线轻量检查的方式，在保证准确率的同时降低了能耗。
2026-09-04 cs.AR cs.ET cs.LG
Heterogeneous Mapping for Analog In-Memory Computing Accelerators: A Unified Workflow
IBM Research – Zurich（IBM 苏黎世研究中心）
本文提出一个统一的四阶段工作流，用于将DNN工作负载分区到模拟内存计算加速器中的模拟和数字资源上，并通过GPT-2案例展示了投影级映射和选择性数字执行的重要性。
2026-06-01 cs.AR cs.ET
A Fully Hardware Implemented Accelerator Design in ReRAM Analog Computing without ADCs
1 SKLP, \ Institute \ of \ Computing \ Technology, \ Chinese \ Academy \ of \ Sciences, \ Beijing, \ China
本文提出一种无需ADC和DAC的ReRAM模拟计算加速器RACA，利用ReRAM噪声实现随机二值化神经元及Sigmoid和SoftMax激活函数，在保持推理精度的同时提升能效和面积效率。
2024-12-27 cs.AI cs.AR
ARTEMIS: A Mixed Analog-Stochastic In-DRAM Accelerator for Transformer Neural Networks
ARTEMIS是一种混合模拟-随机存内DRAM加速器，通过最小化DRAM改动并利用新型电容器支持随机计算和模拟累加，在加速Transformer时相比GPU、TPU等实现至少3.0倍速度提升和1.9倍能效改善。
2024-07-17 cs.AR cs.LG
An Analog and Digital Hybrid Attention Accelerator for Transformers with Charge-based In-memory Computing
University of California, San Diego（加利福尼亚大学圣迭戈分校）
针对Transformer自注意力计算复杂度高、内存访问频繁的问题，提出一款65nm工艺的模数混合注意力加速器，通过模拟存内计算核心实时剪枝75%低得分令牌、数字核心处理剩余令牌保证精度，实现了高能效与高面积效率。
2024-09-20 cs.AR cs.LG
Neural-PIM: Efficient Processing-In-Memory with Neural Approximation of Peripherals
Washington University in St. Louis（圣路易斯华盛顿大学）；Shanghai Jiao Tong University（上海交通大学）；Institute of Computing Technology, Chinese Academy of Sciences（中国科学院计算技术研究所）
内存处理（PIM）架构在加速众多深度学习任务方面表现出巨大的潜力。特别地，电阻式随机存取存储器（RRAM）设备提供了一种有前途的硬件基板，以构建PIM加速器，因为它们能够实现高效的原位矢量矩阵乘法（VMM）。然而，现有的PIM加速器遭受频繁和能量密集型模数（A/D）转换，严重限制了它们的性能。本文提出了一种新的PIM架构，通过使用模拟累积和神经近似外围电路最大限度地减少所需的A/D转换，有效地加速深度学习任务。我们首先描述了现有的PIM加速器所采用的不同的PLL，在此基础上，提出了一种新的PLL，通过在最终量化之前将移位和加法（S+A）操作扩展到模拟域来显著减少VMM所需的A/D转换。然后，我们利用神经近似方法设计模拟累加电路（S+A）和量化电路（ADC）与RRAM交叉阵列在一个高效的方式。最后，我们应用它们构建了一个基于RAM的PIM加速器（即，\textbf{Neural-PIM}）对所提出的模拟电路进行仿真，并对其系统级性能进行评估。对不同基准的评估表明，与最先进的基于RRAM的PIM加速器相比，Neural-PIM可以将能效提高5.36倍（1.73倍），并将吞吐量提高3.43倍（1.59倍），而不会损失准确性，即，ISAAC（CASCADE）.
2022-01-30 cs.AR cs.ET cs.LG
TIMELY: Pushing Data Movements and Interfaces in PIM Accelerators Towards Local and in Time Domain
Rice University（莱斯大学）；University of California, Santa Barbara（加州大学圣巴巴拉分校）；Stanford University（斯坦福大学）
基于电阻式随机存取存储器（ReRAM）的存储器中处理（R $^2$ PIM）加速器在弥合物联网设备的受限资源与卷积/深度神经网络（CNN/DNN）的高昂能量成本之间的差距方面显示出希望。具体而言，R $^2$ PIM加速器通过消除重量运动的成本并通过ReRAM的高密度提高计算密度来提高能源效率。然而，能量效率仍然受到输入和部分和（Psum）移动的主要能量成本以及数模（D/A）和模数（A/D）接口的成本的限制。在这项工作中，我们确定了R $^2$ PIM加速器中的三个节能机会：模拟数据局部性，时域接口和输入访问减少，并提出了一种创新的R $^2$ PIM加速器TIMELY，其中有三个关键贡献：（1）TIMELY在ReRAM交叉杆内采用模拟本地缓冲器（ALB），以大大增强数据局部性，最大限度地减少输入和Psum移动的能量开销;（2）分别采用时域接口（TDI）和ALB，大大降低了每次D/A（和A/D）转换的能量和转换的总次数;（3）提出了一种一次性输入读取（O $^2$ IR）映射方法，进一步降低了输入访问的能量和D/A转换的次数。使用超过10个CNN/DNN模型和各种芯片配置进行的评估表明，TIMELY在能效方面优于基准R $^2$ PIM加速器PRIME一个数量级，同时保持更好的计算密度（高达31.2 $\times$）和吞吐量（高达736.6 $\times$）。此外，进行全面的研…
2020-05-03 cs.AR cs.ET cs.LG
A Time-Encoded Analog Photonic Interposer for Energy-EfficientIntegration of Analog Vision Sensors and Analog Accelerators
University of Wisconsin–Madison（威斯康星大学麦迪逊分校）；Case Western Reserve University（凯斯西储大学）
本研究提出时间编码模拟光子中介层，通过ATC转换模拟信号为时间间隔传输，实现模拟视觉传感器与加速器的高能效集成，在VWW数据集上EDP提升2.04倍，泛化性能优异。
2026-09-04 cs.AR
Learning in Log-Domain: Subthreshold Analog AI Accelerator Based on Stochastic Gradient Descent
Imperial College London（伦敦帝国学院）
本文提出一种基于对数域亚阈值电路和易失性存储器的模拟加速器，用于带L2正则化的随机梯度下降训练，显著降低面积和功耗，误差低于0.87%，支持8位精度。
2025-01-22 cs.AI cs.AR
HCiM: ADC-Less Hybrid Analog-Digital Compute in Memory Accelerator for Deep Learning Workloads
针对模拟CiM加速器中ADC带来的高功耗与面积开销问题，提出无ADC的混合模数加速器HCiM，结合模拟交叉阵列与数字CiM阵列处理缩放因子，实现最高28%的能耗降低。
2024-03-20 cs.AR
RAELLA: Reforming the Arithmetic for Efficient, Low-Resolution, and Low-Loss Analog PIM: No Retraining Required!
RAELLA架构通过权重编码、自适应切片和输入动态切片降低模拟值分辨率，从而在无需重新训练DNN的情况下使用低分辨率ADC，实现高效低损耗模拟PIM推理。
2023-04-17 cs.AR
AID: Accuracy Improvement of Analog Discharge-Based in-SRAM Multiplication Accelerator
本文提出了一种新的电路（A/D），以提高使用标准6 T-SRAM的节能内存乘法器的精度。现有技术的基于放电的SRAM内乘法加速器由于存取晶体管的二次性质而遭受其位线（BL，BLB）中的非线性行为，这导致差的信噪比（SNR）。为了实现线性的BLB电压，我们提出了一种新的根函数技术的存取晶体管的栅极，结果在平均10.77 dB SNR的精度提高相比，最先进的放电为基础的拓扑结构。我们的分析方法和电路模拟在65 nm CMOS工艺验证，所提出的技术消耗0.523 pJ每次计算（乘法，累加，和预置）从电源电压为1V，这是51.18%，低于其他国家的最先进的技术。我们已经对4x 4乘法运算进行了广泛的基于蒙特卡罗的模拟，并且我们的新技术对于最坏情况下的不正确输出情况呈现出小于0.086的标准差。
2022-04-15 cs.AR
On the Convergence Theory of Pipeline Gradient-based Analog In-memory Training
Cornell University（康奈尔大学）；IBM Research（IBM研究院）；Rensselaer Polytechnic Institute（拉特格斯理工学院）
本文研究了异步管道并行在类比在内存计算硬件上进行多层深度神经网络训练的收敛性，证明了Analog-SGD-AP在迭代复杂度上与数字SGD和同步管道SGD相当。
2026-04-26 cs.AR cs.LG math.OC
RACE-IT: A Reconfigurable Analog Computing Engine for In-Memory Transformer Acceleration
Artificial Intelligence Research Lab (AIRL), Hewlett Packard Labs, USA（人工智能研究实验室（AIRL）、惠普实验室，美国）；Technion - Israel Institute of Technology, Haifa, Israel（技术ion-以色列理工学院，海法，以色列）
本文提出RACE-IT，一种基于可重构模拟计算引擎的内存中Transformer加速器，通过增强ACAM支持所有核心操作，相比GPU和现有IMC加速器性能提升453倍和15倍，能耗降低354倍和122倍。
2025-08-06 cs.AR cs.ET cs.LG
A 33.6-136.2 TOPS/W Nonlinear Analog Computing-In-Memory Macro for Multi-bit LSTM Accelerator in 65 nm CMOS
Shenzhen Institutes of Advanced Technology, Chinese Academy of Sciences（中国科学院深圳先进技术研究院）
本文提出一种65纳米CMOS工艺的LSTM加速器，通过非线性在内存计算宏单元实现高能效的多比特权重操作，提升系统能效和面积效率。
2025-12-06 cs.AR
SCONNA: A Stochastic Computing Based Optical Accelerator for Ultra-Fast, Energy-Efficient Inference of Integer-Quantized CNNs
University of Kentucky（肯塔基大学）
CNN推理任务的加速使用通常被转换为矢量点积（VDP）运算的卷积运算。已经提出了几种基于光子微谐振器（MRR）的硬件架构来加速整数量化的CNN，与它们的电子对应物相比具有显著更高的吞吐量和能量效率。然而，现有的基于光子MRR的模拟加速器在可实现的输入/权重精度和VDP操作大小之间表现出非常强的权衡，这严重限制了它们对于4比特和更高的量化输入/权重精度的可实现的VDP操作大小。受限的VDP操作大小最终抑制了计算吞吐量，从而严重降低了可实现的性能优势。为了解决这个缺点，我们首次提出了随机计算和基于MRR的CNN加速器的合并。为了利用随机计算固有的精度灵活性，我们发明了一种基于MRR的光学随机乘法器（OSM）。我们采用多个OSM的级联方式使用密集波分复用，打造一种新的基于随机计算的光学神经网络加速器（SCONNA）。SCONNA实现了显着的高吞吐量和能源效率，以加速高精度量化CNN的推理。我们在8位输入/权重精度下对四个现代CNN的推理进行的评估表明，SCONNA在每秒帧数（FPS）、FPS/W和FPS/W/mm 2方面分别提供了高达66.5倍、90倍和91倍的改进，平均比先前工作中的两个基于光子MRR的模拟CNN加速器高，对于大型CNN，Top-1精度下降仅高达0.4%，对于小型CNN，则高达1.5%。我们开发了一个事务级、事件驱动的基于Python的模拟器，用于评估SCONNA和其他…
2023-02-14 cs.AI cs.AR cs.ET
AnalogNAS: A Neural Network Design Framework for Accurate Inference with Analog In-Memory Computing
Univ. Polytechnique Hauts-de-France（上法兰西理工大学）；IBM Research Europe（IBM欧洲研究院）；IBM T. J. Watson Research Center（IBM托马斯·J·沃森研究中心）；IBM Research Almaden（IBM阿尔马登研究中心）
本文提出AnalogNAS框架，针对模拟存内计算（IMC）加速器自动设计深度神经网络，在多种TinyML任务及64核PCM芯片实验中实现了比SOTA模型更高的准确率和部署效率。
2023-05-17 cs.AR cs.CV cs.LG
PUMA: A Programmable Ultra-efficient Memristor-based Accelerator for Machine Learning Inference
忆阻器交叉开关是能够执行模拟矩阵向量乘法的电路，克服了数字逻辑的基本能量效率限制。它们已被证明是有效的专用加速器有限的一组神经网络应用。我们提出了基于可编程超高效忆阻器的加速器（Programmable Ultra-efficient Memristor-based Accelerator，简称MERA），它通过通用执行单元增强了忆阻器交叉开关，从而能够加速各种机器学习（ML）推理工作负载。通过专用指令集架构（ISA）公开的微架构技术保留了存内计算和模拟电路的效率，而不影响可编程性。我们还介绍了将高级代码翻译为CAXA ISA的CAXA编译器。编译器对计算图进行分区，并优化指令调度和寄存器分配，以生成用于大型复杂工作负载的代码，从而在数千个空间核上运行。我们已经开发了一个详细的架构模拟器，该模拟器结合了CNOAA组件的功能、时序和功耗模型，以评估性能和能耗。在1GHz下运行的MATA加速器可以分别达到$577~GOPS/s/mm^2$和$837~GOPS/s/W$的面积和功率效率。我们对图像识别、机器翻译和语言建模（5 M-800 M突触）等多种ML应用程序的评估表明，与最先进的GPU相比，MGA在推理方面实现了高达$2,446\times$能量和$66\times$延迟的改善。与特定于应用的基于忆阻器的加速器相比，在类似的推理延迟和增加的可编程性下，CHTA产生小的能量开销。
2019-01-30 cs.AR cs.ET
A Blueprint for Precise and Fault-Tolerant Analog Neural Networks
Boston University（波士顿大学）；Lightmatter（莱特马特公司）
本文提出基于余数数制（RNS）的模拟神经网络方案，以低精度转换器实现接近 FP32 的推理与训练精度，并利用冗余 RNS 纠错码提供容错能力。
2023-09-19 cs.AI cs.AR cs.ET
A New MRAM-based Process In-Memory Accelerator for Efficient Neural Network Training with Floating Point Precision
Rice University（莱斯大学）
现代深度神经网络（DNN）的卓越性能往往伴随着高昂的训练成本，这限制了DNN创新的快速发展，并引发了各种环境问题。为了减少训练的主要数据移动成本，内存中进程（PIM）已经成为一种很有前途的解决方案，因为它消除了访问DNN权重的需求。然而，现有技术的PIM DNN训练加速器采用具有有限精度的模拟/混合信号计算或者基于支持有限逻辑功能的存储器技术的数字计算，因此需要复杂的过程来实现浮点计算。在本文中，我们提出了一个自旋轨道力矩磁随机存取存储器（SOT-MRAM）的数字PIM加速器，支持浮点精度。具体而言，这款新的加速器具有创新的（1）SOT-MRAM单元，（2）全加法设计，以及（3）浮点计算。实验结果表明，所提出的SOT-MRAM PIM的DNN训练加速器可以实现3.3 $\times$，1.8 $\times$，和2.5 $\times$方面的能量，延迟和面积的改善，分别与最先进的PIM为基础的DNN训练加速器。
2020-05-12 cs.AR cs.DC cs.ET
Architecture-Level Modeling of Photonic Deep Neural Network Accelerators
针对光子DNN加速器全系统能耗评估缺乏工具的问题，提出利用CiM建模工具实现光子系统架构级建模的方法，开发开源模型验证了跨域转换与DRAM的高能耗占比，并通过优化将能效提升最高3倍。
2024-05-14 cs.AR cs.ET
Towards Exact Gradient-based Training on Analog In-memory Computing
Rensselaer Polytechnic Institute（伦斯勒理工学院）；IBM T. J. Watson Research Center（IBM T. J. 沃森研究中心）
针对模拟内存计算中SGD训练因器件非对称更新无法精确收敛的问题，本文构建理论基础并证明Tiki-Taka算法可精确收敛，消除渐近误差，仿真验证了分析正确性。
2024-06-18 cs.AR cs.LG math.OC
Mirage: An RNS-Based Photonic Accelerator for DNN Training
Boston University（波士顿大学）；Lightmatter（莱特马特公司）
本文提出基于余数数制 RNS 的光子加速器 Mirage，通过模拟域模运算微架构与数据流，在保证 FP32 级训练精度的同时显著提升速度、能效并降低功耗。
2024-05-24 cs.AI cs.AR cs.LG
A Low-Dissipation and Scalable GEMM Accelerator with Silicon Nitride Photonics
针对基于SOI的MRR光子GEMM加速器散射损耗高和双光子吸收导致性能受限的问题，提出基于氮化硅的SiNPhAR架构，显著提升了并行度、吞吐量和能效。
2024-02-16 cs.AR cs.ET cs.PF
A Reconfigurable and Representation-Adaptive ISA-Based Architecture for Efficient DNN Acceleration
Khalifa University（哈利法大学）；University of Patras（帕特雷大学）
研究针对特定领域硬件加速器缺乏适应性、通用ISA方案效率低的问题，引入面向机器学习的指令集架构和可重构硬件平台，结合高效与灵活，展示其在效率与可编程性间的优势。
2026-07-07 cs.AR
Noisy Machines: Understanding Noisy Neural Networks and Enhancing Robustness to Analog Hardware Errors Using Distillation
Arm Research（Arm研究院）；Arizona State University（亚利桑那州立大学）
深度学习的成功引发了人们对计算机硬件设计的兴趣，以更好地满足神经网络推理的高要求。特别地，基于电子、光学或光子器件，模拟计算硬件已经被特别地用于加速神经网络，这可以很好地实现比传统数字电子器件更低的功耗。然而，这些提出的模拟加速器受到其物理组件产生的固有噪声的影响，这使得在深度神经网络上实现高精度具有挑战性。因此，为了在模拟加速器上成功部署，必须能够训练深度神经网络，使其对网络权重中的随机连续噪声具有鲁棒性，这在机器学习中是一个新的挑战。在本文中，我们提出了噪声神经网络的理解。我们概述了一个嘈杂的神经网络如何降低学习能力的结果，其输入和输出之间的互信息的损失。为了解决这个问题，我们建议在训练过程中使用知识蒸馏结合噪声注入来实现更具噪声鲁棒性的网络，这在不同的网络和数据集（包括ImageNet）上进行了实验验证。与之前的最佳尝试相比，我们的方法实现的模型具有高达两倍的噪声容限，这是使模拟硬件适用于深度学习的重要一步。
2020-01-14 cs.AI cs.AR cs.LG
A Microprocessor implemented in 65nm CMOS with Configurable and Bit-scalable Accelerator for Programmable In-memory Computing
Princeton University（普林斯顿大学）
本文介绍了一种可编程的内存计算处理器，在65纳米CMOS工艺证明。对于以数据为中心的工作负载，例如深度神经网络，在使用当今的计算架构实现时，数据移动通常占主导地位。这激发了空间架构的发展，其中数据存储和计算硬件的布置是分布式的，并与计算数据流显式对齐，最明显的是对于矩阵向量乘法。存内计算是一种空间架构，其中处理元件对应于密集位单元，提供本地存储和计算，通常采用模拟操作。虽然这提高了高能效和高吞吐量的潜力，但模拟操作的鲁棒性、规模和可编程性受到极大限制。本文介绍了一个590 kb的内存计算加速器集成在一个可编程处理器架构，利用最近的方法，电荷域存内计算。该架构采用与嵌入式CPU紧密耦合的方法，通过加速器接口实现标准处理器内存空间的集成。此外，近存储器计算数据路径通过位并行/位串行（BP/BS）方案既能够在本地实现各种计算，以解决跨应用所需的操作，又能够实现矩阵/输入向量元素的位精度可扩展性。芯片测量显示，在VDD为1.2/0.85V时，能量效率为152/297 1b-TOPS/W，吞吐量为4.7/1.9 1b-TOPS（与矩阵/输入向量元素精度线性缩放）。具有1-b/4-b权重和激活的CIFAR-10分类的神经网络演示在176/23 fps下消耗5.3/105.2 $μ$ J/图像，其准确度在数字/软件实现的水平（89.3/92.4 $\%$准确度）。
2018-11-09 cs.AI cs.AR cs.CV
ReSAFT: An Efficient Stuck-at Fault-Tolerant Scheme for ReRAM-based Process-in-Memory Accelerators
Amirkabir University of Technology (Tehran Polytechnic)（阿米尔卡比尔理工大学（德黑兰理工学院））
针对模拟ReRAM存内计算加速器的固定故障问题，提出基于冗余硬件与故障感知映射的容错方案，通过多目标优化确定冗余配置，恢复推理精度约22.39%，MTTF提升约61倍。
2026-10-08 cs.AR
MENAGE: Mixed-Signal Event-Driven Neuromorphic Accelerator for Edge Applications
本文提出面向边缘应用的混合信号神经形态加速器MENAGE，通过引入虚拟神经元、基于内存的事件控制和ILP映射方法，在CIFAR10-DVS上实现了12.1 TOPS/W的高能效。
2024-10-10 cs.AR
IMAGINE: An 8-to-1b 22nm FD-SOI Compute-In-Memory CNN Accelerator With an End-to-End Analog Charge-Based 0.15-8POPS/W Macro Featuring Distribution-Aware Data Reshaping
Delft University of Technology（代尔夫特理工大学）；UCLouvain（鲁汶大学）
IMAGINE 提出一款 22nm FD-SOI 的 1-8b 存内计算 CNN 加速器，通过输入串行权重并行累加、通道拆分与 ADC 内模拟批归一化实现自适应摆幅和分布感知数据重塑，能效最高达 0.15-8POPS/W，超越以往电荷域设计 3-5 倍。
2024-12-27 cs.AI cs.AR
