FPGA Based Design And Implementation of Neural Network Compensators for Nanocrystalline MEMS Pressure Sensor
Bengal Engineering & Science University（孟加拉工程技术大学）
该研究设计并在FPGA上实现神经网络补偿器，补偿纳米晶MEMS压力传感器的非线性与温度误差，构建的智能传感器系统可用于高速精确的生物医学压力测量。
2026-10-13 cs.AR
LlamaF: An Efficient Llama2 Architecture Accelerator on Embedded FPGAs
本文提出嵌入式 FPGA 加速器 LlamaF，通过训练后量化、带宽优化、异步计算和全流水线矩阵-向量乘法，使 TinyLlama 1.1B 在 ZCU102 上较纯 PS 实现显著提速并提升能效。
2024-09-12 cs.AR
PipeCNN: An OpenCL-Based FPGA Accelerator for Large-Scale Convolution Neuron Networks
卷积神经网络在图像分类、视频分析和语音识别等领域有着广泛的应用。作为计算密集型，CNN计算主要由具有高功耗的GPU加速。最近，研究进行了利用FPGA作为CNN加速器，因为它的可重构性和能源效率的优势比GPU，特别是当基于OpenCL的高级合成工具，现在提供快速验证和实施流程。以前的基于OpenCL的设计只关注于创建一个通用的框架来识别与性能相关的硬件参数，而没有利用FPGA的特殊能力，流水线内核功能，以最大限度地减少内存带宽的要求。在这项工作中，我们提出了一个FPGA加速器的深度流水线OpenCL内核的新架构。为了提高设计效率，还提出了数据重用和任务映射技术。通过在Altera Stratix-V A7 FPGA上实现AlexNet和VGG两个具有代表性的大规模CNN，验证了所提出的方案。与以前的工作相比，我们已经实现了33.9 GOPS的类似峰值性能，DSP块上的资源减少了34%。我们的设计是开放的，因此可以重用，以探索新的架构神经网络加速器。
2016-11-08 cs.AR
A Deep Learning Inference Scheme Based on Pipelined Matrix Multiplication Acceleration Design and Non-uniform Quantization
Tsinghua University（清华大学）
矩阵乘法是深度学习推理应用的基础。当涉及到边缘计算设备上的硬件加速时，矩阵乘法通常会占用大部分时间。为了在边缘计算中实现更好的性能，我们引入了一种基于流水线矩阵乘法方案和非均匀量化方法的低功耗多层感知器（MLP）加速器。该实现在现场可编程门阵列（FPGA）器件上运行，并在手写数字分类和Q学习任务上测试了其性能。结果表明，我们的方法可以实现更好的性能与更少的功耗。
2021-10-10 cs.AI cs.AR cs.LG
Multi Core SSL/TLS Security Processor Architecture Prototype Design with automated Preferential Algorithm in FPGA
针对SSL、TLS协议的高速网络安全处理器（NSP），在片上系统（SOC）上实现了一种流水线结构，所有加密、哈希和密钥交换算法的硬件信息都以位文件的形式存储在闪存中。NSP在电子商务、虚拟专用网络（VPN）和其他需要数据保密的领域中找到应用。本工作的动机是动态执行应用程序的规定的吞吐量在预算的硬件资源和功率。提出了一种基于用户给出的有效系统指数（ESI）预算（包括功率、吞吐量和资源）的密码集选择算法。所选安全算法的位文件从闪存下载到现场可编程门阵列（FPGA）的部分区域。所提出的SOC控制通过PCI在系统中运行的应用程序与网络的以太网接口之间的数据通信。部分配置功能在ZYNQ 7z 020-clg 484 FPGA平台的ISE14.4套件中使用。性能
2014-10-28 cs.AR
P4-compatible High-level Synthesis of Low Latency 100 Gb/s Streaming Packet Parsers in FPGAs
分组解析是SDN感知设备中的关键步骤。SDN网络中的数据包解析器需要同时具备可重构性和快速性，以支持不断发展的网络协议和不断增长的多千兆位数据率。数据包处理语言与FPGA的结合似乎是这些要求的完美匹配。在这项工作中，我们开发了一个开源的基于FPGA的可配置架构，用于SDN网络中使用的任意数据包解析。我们直接从数据包处理程序生成低延迟和高速流数据包解析器。我们的体系结构是流水线和完全使用模板C++类建模。流水线布局是从一个解析器图中导出的，该解析器图对应于一系列图形变换轮之后的P4代码。RTL代码使用Xilinx Vivado HLS从C++描述生成，并使用Xilinx Vivado合成。我们的架构在Xilinx Virtex-7 FPGA中实现了100 Gb/s的数据率，同时与最先进的技术相比，延迟降低了45%，LUT使用率降低了40%。
2017-11-17 cs.AR
Pipeline Automation Framework for Reusable High-throughput Network Applications on FPGA
OVHcloud；Univ. Grenoble Alpes, CNRS, Grenoble INP 1 , TIMA（格勒诺布尔阿尔卑斯大学，法国国家科学研究中心，格勒诺布尔理工学院，TIMA）
PAF是一种基于流水线导向设计方法的开源框架，通过参数化能力实现FPGA上网络应用的高效重用与优化。
2026-01-21 cs.AR
DNNExplorer: A Framework for Modeling and Exploring a Novel Paradigm of FPGA-based DNN Accelerator
现有的基于FPGA的DNN加速器通常分为两种设计范式。它们要么采用通用的可重用架构来支持不同的DNN网络，但由于牺牲了设计的特殊性而留下了一些性能和效率。或者他们应用逐层定制的架构来优化特定于层的计算和资源需求，但放松了适应各种DNN网络的可扩展性。为了克服这些缺点，本文提出了一种新的基于FPGA的DNN加速器设计范式及其自动化工具，称为DNNExplorer，以便在所提出的范式下快速探索各种加速器设计，并为现有和新兴的DNN网络提供优化的加速器架构。三个关键技术对于DNNExplorer的改进性能，更好的特异性和可扩展性至关重要，包括（1）具有高维设计空间支持和细粒度可调整性的独特加速器设计范例，（2）动态设计空间，以适应DNN工作负载和目标FPGA的不同组合，以及（3）设计空间探索（DSE）引擎，用于通过同时考虑FPGA的计算和存储器资源以及DNN网络的层来生成遵循所提出的范例的优化的加速器架构。智能特性和整体复杂性。实验结果表明，对于相同的FPGA，DNNExplorer生成的加速器可以提供高达4.2倍的性能（GOP/s），而DNNBuilder为具有38个CONV层的VGG类DNN生成的最先进的逐层流水线解决方案。与具有通用可重用计算单元的加速器相比，DNNExplorer的DSP效率分别比学术界最近发布的加速器设计（HybridDNN）和商业DNN加速器IP（Xilinx…
2021-03-23 cs.AR
DRAB-LOCUS: An Area-Efficient AES Architecture for Hardware Accelerator Co-Location on FPGAs
现场可编程门阵列（FPGA）上的高级加密标准（AES）实现通常集中于以利用大量FPGA片逻辑为代价来最大化吞吐量。高资源使用率限制了系统实现可能想要共享相同FPGA资源的其他功能（例如视频处理或机器学习）的能力。在本文中，我们解决了共享资源的挑战，提出和评估一个低面积，但高吞吐量，AES架构。与现有工作相比，我们的基于DSP/RAM的低CLB使用率（DRAB-LOCUS）架构利用块RAM瓦片和数字信号处理（DSP）切片来实现AES子循环，混合列和添加轮密钥子轮转换，与传统方法相比，将资源使用减少了3倍。为了实现面积效率，我们使用块RAM瓦片和DSP片的内部寄存器构建了内部流水线架构。我们的DRAB-LOCUS架构采用12级流水线，能够产生7.055 Gbps的交错加密或解密数据，并且在目标设备中仅使用909个查找表，593个触发器，16个块RAM和18个DSP片。
2019-11-11 cs.AR cs.CR
High-Performance Pipelined NTT Accelerators with Homogeneous Digit-Serial Modulo Arithmetic
Democritus University of Thrace（德谟克利特大学）；Nokia Bell Labs（诺基亚贝尔实验室）
本文提出一种基于同构数字串模运算的高性能流水线NTT加速器，通过均匀小数字运算提高时钟频率并保持并行性，实验表明其在同等性能和带宽约束下优于现有方案。
2025-07-17 cs.AR cs.CR
DeepBurning-MixQ: An Open Source Mixed-Precision Neural Network Accelerator Design Framework for FPGAs
针对FPGA商用DPU对低比特混合精度神经网络支持不足、原生DSP位宽冗余的问题，提出开源框架DeepBurning-MixQ，通过DSP打包算法、结合硬件开销的NAS量化与HLS全流水线模板，实现性能、资源利用率和精度的全面提升。
2023-08-22 cs.AR
HG-PIPE: Vision Transformer Acceleration with Hybrid-Grained Pipeline
School of Integrated Circuits, Peking University（北京大学集成电路学院）；Institute for Artificial Intelligence, Peking University（北京大学人工智能研究院）；School of Software and Microelectronics, Peking University（北京大学软件与微电子学院）；Beijing Advanced Innovation Center for Integrated Circuits（北京集成电路高精尖创新中心）
本文提出 HG-PIPE 流水线 FPGA 加速器，通过混合粒度架构、数据流与并行耦合及 LUT 近似消除气泡并降低资源开销，显著提升 ViT 吞吐与能效。
2024-08-01 cs.AI cs.AR
VQ4SNN: Vector Quantization for Memory-Efficient FPGA Spiking Neural Networks
Integrated Circuits Lab, Electrical and Computer Engineering, Democritus University of Thrace (DUTH), Greece（德米特里乌斯特拉基亚大学集成电路实验室，电气与计算机工程，特拉基亚大学（DUTH），希腊）
提出VQ4SNN，通过向量量化权重共享减少FPGA上脉冲神经网络的片上内存需求，实现52-61%的BRAM减少而不增加逻辑资源。
2026-06-23 cs.AI cs.AR cs.NE
Eventor: An Efficient Event-Based Monocular Multi-View Stereo Accelerator on FPGA Platform
Beihang University（北京航空航天大学）；Xidian University（西安电子科技大学）；Beijing Real Imaging Medical Technology Co., Ltd.（北京真实影像医疗科技有限公司）；The Chinese University of Hong Kong（香港中文大学）
事件摄像机是生物启发的视觉传感器，它异步地将像素级亮度变化表示为事件流。基于事件的单目多视图立体视觉（EMVS）是一种利用事件流来估计具有已知轨迹的半密集3D结构的技术。这是基于事件的单目SLAM的关键任务。然而，所需的密集的计算工作量使得它具有挑战性的实时部署在嵌入式平台上。在本文中，Eventor被提出作为一个快速和有效的EMVS加速器，通过实现最关键和最耗时的阶段，包括事件反投影和体积射线计数在FPGA上。通过FPGA专门设计了高度可扩展和完全流水线的处理单元，并将其与嵌入式ARM集成为异构系统，以提高吞吐量并减少内存占用。同时，通过重新调度、近似计算和混合数据量化等方法，对EMVS算法进行了改进。在DAVIS数据集上的评估结果表明，Eventor与Intel i5 CPU平台相比，在能效方面实现了高达$24\times$的提升。
2022-06-07 cs.AR cs.CV
FFCNN: Fast FPGA based Acceleration for Convolution neural network inference
Atos-BULL；Université Paris Est Créteil（巴黎东克雷泰伊大学）
提出了一种新的基于OpenCL的大规模卷积神经网络加速器，称为卷积神经网络FPGA快速推理（FFCNN）。FFCNN基于深度流水线的OpenCL内核架构。如前所述，OpenCL框架等高级综合工具可以轻松地将最初为CPU和GPU设计的代码移植到FPGA上，但仍然难以使OpenCL代码在FPGA上高效运行。这项工作的目的是提出一个有效的FPGA实现OpenCL高性能计算应用。为此，提出了数据重用和任务映射技术，以提高设计效率。此外，在开发FFCNN时还考虑了以下动机：1）FFCNN旨在基于英特尔OpenCL SDK的FPGA设计流程上轻松实现。2)在FFFCN中，已经集成了不同的技术来提高存储器带宽和吞吐量。对两种深度CNN进行了大规模图像分类的性能分析。所得到的结果，并与其他作品的设计，以加速相同类型的架构的比较，显示效率和竞争力的建议加速器设计显着提高性能和资源利用率。
2022-08-28 cs.AI cs.AR cs.CV
Systolic-CNN: An OpenCL-defined Scalable Run-time-flexible FPGA Accelerator Architecture for Accelerating Convolutional Neural Network Inference in Cloud/Edge Computing
Arizona State University（亚利桑那州立大学）
本文介绍了Systolic-CNN，这是一种OpenCL定义的可扩展、运行时间灵活的FPGA加速器架构，经过优化，可加速多租户云/边缘计算中各种卷积神经网络（CNN）的推理。由于在运行时间支持多个CNN模型的灵活性有限，以及可扩展性差，导致FPGA资源利用不足和计算并行性有限，因此现有的用于CNN推理的OpenCL定义的FPGA加速器是不够的。Systolic-CNN采用了高度流水线化的一维脉动阵列结构，有效地探索了空间和时间并行性，以加速FPGA上的CNN推理。Systolic-CNN是高度可扩展和参数化的，用户可以很容易地对其进行调整，以实现粗粒度计算资源的高达100%的利用率（即，DSP块）。Systolic-CNN在多租户云/边缘计算的背景下也具有运行时间灵活性，可以在运行时间分时加速各种CNN模型，而无需重新编译FPGA内核硬件或重新编程FPGA。基于Intel Arria/Stratix 10 GX FPGA开发板的实验结果表明，对于AlexNet、ResNet-50、ResNet-152、RetinaNet和Lightweight RetinaNet，Systolic-CNN的优化单精度实现可以实现7 ms/2 ms、84 ms/33 ms、202 ms/73 ms、1615 ms/873 ms和900 ms/498 ms的平均推理延迟，分别代码可在https://g…
2020-12-06 cs.AI cs.AR cs.LG
ARMOR: Robust and Efficient CNN-Based SAR ATR through Model-Hardware Co-Design
University of Southern California（南加州大学）
ARMOR通过模型-硬件协同设计，在FPGA平台上实现SAR ATR的鲁棒性和高效性。
2026-03-04 cs.AR
da4ml: Distributed Arithmetic for Real-time Neural Networks on FPGAs
California Institute of Technology（加利福尼亚技术研究所）；Imperial College London（伦敦帝国理工学院）；CERN（欧洲核子研究中心）；Institute of Physics Belgrade（贝尔格莱德物理研究所）
本文提出一种高效算法，用于在FPGA上实现常数矩阵向量乘法，同时优化面积和延迟，减少芯片资源并降低延迟，使之前不可行的网络得以实现。
2026-04-24 cs.AR cs.LG hep-ex
An FPGA-Based Reconfigurable Accelerator for Convolution-Transformer Hybrid EfficientViT
School of Electronic Science and Engineering, Nanjing University（南京大学电子科学与工程学院）；School of Integrated Circuits, Sun Yat-sen University（中山大学集成电路学院）
本文针对EfficientViT混合架构提出FPGA可重构加速器，通过可重构计算架构和时分复用流水线数据流实现层内与层间融合，在ZCU102上取得780.2 GOPS吞吐量和105.1 GOPS/W能效，显著超越现有工作。
2024-03-29 cs.AR cs.LG
MAGMA: Mixture-Model Adaptive Gaussian Model Acceleration
针对传统FPGA-GMM加速器无法适应边缘系统场景变化的问题，提出MAGMA架构，实现GMM推理与在线EM参数自适应，在商用FPGA上达到显著加速效果并提升非平稳场景下的像素精度。
2026-08-20 cs.AR
MATCHA: A Fast and Energy-Efficient Accelerator for Fully Homomorphic Encryption over the Torus
环面上的全同态加密（TFHE）允许使用同态逻辑门直接对密文进行任意计算。然而，在GPU和FPGA等最先进的硬件平台上，每个TFHE门极慢（$>0.2ms$）。此外，即使是最新的基于FPGA的TFHE加速器也无法实现高能效，因为它经常调用昂贵的双精度浮点FFT和IFFT内核。在本文中，我们提出了一个快速和节能的加速器，MATCHA，处理TFHE门。MATCHA支持积极的自举密钥展开，通过近似无乘法整数FFT和IFFT以及流水线数据路径来加速TFHE门而不会出现解密错误。与现有加速器相比，MATCHA将TFHE门处理吞吐量提高了$2.3\times$，并且将每瓦吞吐量提高了$6.3\times$。
2022-02-17 cs.AR cs.CR
Automatic Generation of Multi-precision Multi-arithmetic CNN Accelerators for FPGAs
University of Cambridge（剑桥大学）；Shenzhen Institutes of Advanced Technology（深圳先进技术研究院）；Microsoft Research Cambridge（微软剑桥研究院）；Imperial College London（帝国理工学院）；University of Macau（澳门大学）
现代深度卷积神经网络（CNN）对计算要求很高，但实际应用通常需要高吞吐量和低延迟。为了帮助解决这些问题，我们提出了Tomato，这是一个旨在自动生成高效CNN加速器的框架。生成的设计是流水线的，每个卷积层使用不同的算法在不同的精度。使用Tomato，我们展示了最先进的多精度多算法网络，包括在FPGA上运行的MobileNet-V1。据我们所知，这是CNN的第一个多精度多算法自动生成框架。在软件中，Tomato对预训练的网络进行微调，以使用短的2的幂和固定点权重的混合，同时将分类准确性的损失降到最低。微调的参数与模板化的硬件设计相结合，在FPGA中自动生成高效的推理电路。我们展示了我们的方法如何显着降低模型大小和计算复杂性，并允许我们将完整的ImageNet网络打包到单个FPGA上，而无需首次访问片外存储器。此外，我们还展示了Tomato如何在单个或多个FPGA上运行各种大小的网络。据我们所知，我们自动生成的加速器在延迟和吞吐量方面至少比最接近的基于FPGA的竞争对手高出2- 4倍;生成的加速器以每秒3000帧以上的速度运行ImageNet分类。
2019-10-21 cs.AR cs.LG eess.SP
SATAY: A Streaming Architecture Toolflow for Accelerating YOLO Models on FPGA Devices
Imperial College London（伦敦帝国学院）
SATAY提出一种流式架构工具流，在FPGA上以深度流水线方式完整实现YOLO模型，通过新型硬件组件和片外缓冲，实现超低延迟边缘目标检测，性能与能耗优于现有FPGA加速器。
2023-09-04 cs.AR cs.CV cs.LG
FastMamba: A High-Speed and Efficient Mamba Accelerator on FPGA with Accurate Quantization
School of Electronic Science and Engineering（电子科学与工程学院）；School of Integrated Circuits（集成电路学院）
本文提出FPGA加速器FastMamba，通过Hadamard变换、二次幂量化与非线性近似，配合并行流水硬件设计，显著提升Mamba2边缘部署的速度与能效。
2025-07-28 cs.AI cs.AR
AoCStream: All-on-Chip CNN Accelerator With Stream-Based Line-Buffer Architecture
卷积神经网络（CNN）加速器由于其效率而被广泛使用，但是它们需要大量的存储器，导致使用缓慢且功耗高的外部存储器。本文利用两种方案，以减少所需的内存量，并最终实现一个CNN的合理性能，只有一个实际的设备，如低端FPGA的片上存储器。为了减少中间数据的存储量，提出了一种基于流的行缓冲器结构和用于该结构的缓冲器流，而不是传统的基于帧的结构，其中中间数据存储量与输入图像大小的平方成比例。该架构由层专用块组成，以流水线方式与输入和输出流一起操作。每个卷积层块具有仅存储几行输入数据的行缓冲器。行缓冲器的大小与输入图像的宽度成比例，因此该架构比传统的基于帧的架构需要更少的中间数据存储，特别是在现代目标检测CNN中越来越大的输入大小的趋势中。除了减少的中间数据存储之外，通过加速器感知修剪来减少权重存储。实验结果表明，一个完整的目标检测CNN可以实现，即使在低端的FPGA没有外部存储器。与以前的加速器具有类似的目标检测精度相比，所提出的加速器达到更高的吞吐量，即使用更少的FPGA资源的LUT，寄存器，DSP，显示出更高的效率。经训练的模型和实现的位文件可在https://github.com/HyeongjuKang/accelerator-aware-pruning和https://github.com/HyeongjuKang/aocstream上获得。
2022-12-22 cs.AR
An Integrated FPGA Accelerator for Deep Learning-based 2D/3D Path Planning
Keio University（庆应义塾大学）
提出P3Net和P3NetCore，一种基于PointNet的轻量级2D/3D路径规划深度学习方法和FPGA加速器，在移动机器人有限资源下实现实时高性能路径规划，显著提升速度和功率效率。
2023-06-30 cs.AR cs.RO
A Persistent-State Dataflow Accelerator for Memory-Bound Linear Attention Decode on FPGA
本文提出了一种FPGA加速器，通过持久存储递归状态将内存受限的线性注意力解码转换为计算受限，实现每token 63 μs的高效解码，比GPU快4.5倍，且能量效率提升60倍。
2026-03-06 cs.AR cs.LG
MANOJAVAM: A Scalable, Unified FPGA Accelerator for Matrix Multiplication and Singular Value Decomposition in Principal Component Analysis
RV College of Engineering（RV工程学院）
本文提出MANOJAVAM，一种统一的PCA加速器，结合矩阵乘法和SVD，适用于任意输入维度的数据集，实现高吞吐量和低能耗。
2026-05-02 cs.AR cs.DC
Synergy: A HW/SW Framework for High Throughput CNNs on Embedded Heterogeneous SoC
School of Computing, National University of Singapore（新加坡国立大学计算机学院）
卷积神经网络（CNN）已被广泛应用于不同的应用领域。在使用高性能GPU、FPGA和定制ASIC加速其训练和推理方面取得了重大进展。最近移动和物联网设备的激增需要在嵌入式类、资源受限的平台上进行实时、节能的深度神经网络推理。在这种情况下，我们提出了{ \em Synergy}，这是一种基于嵌入式异构片上系统（SoC）架构（Xilinx Zynq）的自动化、软硬件协同设计、流水线、高吞吐量CNN推理框架。{ \em Synergy}通过多线程技术利用所有可用的片上资源，包括双核ARM处理器以及作为加速器的FPGA和NEON SIMD引擎。此外，{ \em Synergy}提供异构加速器（FPGA和NEON）的统一抽象，并通过工作窃取平衡加速器之间的工作负载，在运行时适应不同的网络配置，而无需更改底层硬件加速器架构。{ \em Synergy}在7个CNN模型上实现了7.3倍的平均加速，优于经过良好优化的纯软件解决方案。与相同SoC架构上的当代CNN实现相比，{ \em Synergy}表现出更高的吞吐量和能效。
2018-03-28 cs.AR cs.DC cs.LG
Mixed-TD: Efficient Neural Network Accelerator with Layer-Specific Tensor Decomposition
Imperial College London（帝国理工学院）
本文提出Mixed-TD框架，通过混合层特定SVD与CPD张量分解，将CNN高效映射至FPGA，实现每DSP吞吐量提升1.73至10.29倍。
2023-06-22 cs.AR cs.LG
Sparsity-Aware Streaming SNN Accelerator with Output-Channel Dataflow for Automatic Modulation Classification
King Abdullah University of Science and Technology（阿卜杜拉国王科技大学）
本文提出了一种稀疏感知流SNN加速器，通过结合稀疏性优势与高吞吐量，实现高效自动调制分类任务。
2026-01-06 cs.AR
A Switch-Centric In-Network Architecture for Accelerating LLM Inference in Shared-Memory Network
Nanjing University（南京大学）；China Mobile Research Institute（中国移动研究院）
本文提出SCIN架构，通过在开关内直接访问附加加速器的内存区域，实现低延迟高带宽的All-Reduce，同时支持8位精度的In-Network Quantization，提升LLaMA-2模型推理效率。
2026-08-05 cs.AR
DSLOT-NN: Digit-Serial Left-to-Right Neural Network Accelerator
Chosun University（朝鲜大学）
本文提出 DSLOT-NN 加速器，利用数字串行从左到右的在线运算器加速 DNN 卷积推理，通过提前终止无效卷积并在 FPGA 上实现，相比 Stripes 显著节省功耗并提升约 50% 的每瓦特性能。
2023-09-22 cs.AI cs.AR cs.PF
Inference-to-complete: A High-performance and Programmable Data-plane Co-processor for Neural-network-driven Traffic Analysis
National University of Defense Technology（国防科技大学）；Peking University（北京大学）
针对现有神经网络驱动智能数据面无法兼顾灵活性、低延迟高吞吐与数据面无感知性的问题，本文提出位于数据面旁路的协处理器Kaleidoscope，通过三项关键技术实现设计目标，实验验证其性能与准确率均达先进水平。
2024-11-01 cs.AR cs.LG cs.NI
DPU or GPU for Accelerating Neural Networks Inference -- Why not both? Split CNN Inference
The University of Manchester（曼彻斯特大学）
本文提出了一种将 CNN 推断任务分割到 DPU 和 GPU 上的方法，以降低延迟。通过在 DPU 处理初始层，GPU 处理剩余层，结合 GNN 分割索引预测方法，实现了比单一 DPU 或 GPU 更高的效率提升。
2026-06-03 cs.AR cs.CV
