A Hardware Time Manager Implementation for the Xenomai Real-Time Kernel of Embedded Linux
如今，在不同的嵌入式项目中使用嵌入式操作系统的情况正在急剧增长。嵌入式Linux以其模块化、高效性、可靠性和成本优势成为最受欢迎的嵌入式操作系统之一。使其难以实时的【形】的一种方法是包括一个实时的【形】内核，如Xenomai。实时的【形】操作系统（RTOS）的关键特征之一是它能够确定性地满足执行时间期限。因此，时间管理的精确性和灵活性越高，就越能有效地处理不同嵌入式应用的确定性。RTOS时间精度的特征在于由软件时间管理器控制的特定周期性中断服务。中断的周期越小，RTOS的精度越高，它使CPU过载越多，但降低了RTOS的整体效率。在本文中，我们建议通过将Xenomai的时间管理服务迁移到一个可配置的硬件组件来减轻CPU，从而大大减少这些开销。硬件组件在耦合到CPU的现场可编程门阵列中实现。这项工作是在硕士学位项目中完成的，学生可以了解嵌入式系统的许多领域：RTOS编程，硬件设计，性能评估等。
2012-08-31 cs.AR cs.OS cs.PF
Running hardware-aware neural architecture search on embedded devices under 512MB of RAM
University of Bologna（博洛尼亚大学）；Politecnico di Milano（米兰理工学院）
提出一种在资源受限的嵌入式设备上直接运行的硬件感知神经架构搜索方法，生成针对低端MCU的微型CNN，在Visual Wake Word数据集上达到最先进水平。
2026-06-16 cs.AI cs.AR cs.LG
MERE: Hardware-Software Co-Design for Masking Cache Miss Latency in Embedded Processors
研究针对标量顺序核心实现预执行面临的面积与缓存竞争挑战，提出首个全栈软硬件协同设计系统MERE，通过自适应预执行机制在低于5%开销下实现2宽乱序核心93.5%的性能。
2025-04-02 cs.AR
Performance monitoring for multicore embedded computing systems on FPGAs
在设计现代嵌入式计算系统时，大多数软件程序员选择使用多核处理器，可能与通用图形处理单元（GPGPU）和/或硬件加速器结合使用。它们还经常使用嵌入式Linux O/S，并运行多应用程序工作负载，甚至可能是多线程的。现代FPGA足够大，可以将多核硬/软处理器与多个硬件加速器结合起来作为定制计算单元，使整个嵌入式计算系统能够在单个FPGA上实现。此外，大型FPGA供应商还支持其软件和嵌入式处理器的嵌入式Linux内核。当与高级综合相结合，使用C-to-gates流程生成硬件加速器时，可以使软件设计人员使用FPGA作为其自定义计算平台的框架所需的原语现在已经存在。然而，为了确保有效地集成和共享计算资源，软件开发人员需要能够在其工作负载中监视和调试应用程序的运行时性能。本文介绍了ABACUS，一个性能监控框架，可用于调试多核系统上的多应用程序工作负载的执行行为和交互。我们还讨论了如何这个框架是可扩展的异构系统中的硬件加速器使用。
2015-08-28 cs.AR cs.PF
Hardware Implementation of an OPC UA Server for Industrial Field Devices
工业工厂的通信基础设施高度复杂且不兼容，这是由各种专有技术的混合造成的。这阻碍了向工业4.0和工业物联网的转型。开放平台通信统一架构（OPC UA）是一个标准化的协议，它通过跨层次结构的所有级别的统一和语义通信来解决这些问题。然而，它的采用在嵌入式现场设备，如传感器和演员，仍然缺乏由于禁止的存储器和软件实现的功率要求。我们开发了一个专用的硬件引擎，可以卸载OPC UA协议的处理，并实现具有OPC UA支持的紧凑型低功耗现场设备。作为概念验证嵌入式系统的一部分，我们已经实现了这个引擎在22纳米FDSOI技术。我们测量了测试芯片的性能、功耗和内存占用，并将其与基于open62541和Raspberry Pi 2B的软件实现进行了比较。我们的OPC UA硬件引擎的能效提高了50倍，仅需36 KiB内存。整个芯片在满负载下的功耗仅为24 mW，非常适合低功耗嵌入式应用。
2021-05-03 cs.AR
A high-level synthesis approach for precisely-timed, energy-efficient embedded systems
提出混合高层综合（H-HLS）框架，结合基于状态与性能驱动的方法，在时序约束下实现低能耗和面积的专用嵌入式系统设计与优化。
2024-04-23 cs.AR
Embedded Arena: Iterative Optimization via Hardware Feedback
University of Washington（华盛顿大学）；University of California San Diego（加州大学圣地亚哥分校）；Northeastern University（东北大学）
提出硬件在环智能体框架，通过迭代编译、烧录和测量真实硬件，实现模型与固件的闭环优化，在嵌入式设备上达到250倍压缩且精度损失<3.3%。
2026-06-16 cs.AI cs.AR
Cycle-Accurate Evaluation of Software-Hardware Co-Design of Decimal Computation in RISC-V Ecosystem
针对十进制计算的软硬件协同设计解决方案可以在硬件成本和性能方面为嵌入式系统的开发提供几个帕累托点。本文演示了如何使用RISC-V生态系统准确评估此类协同设计解决方案。在软件-硬件协同设计解决方案中，解决方案的一部分需要专用硬件。在我们的评估框架中，我们开发了新的十进制的加速器支持的指令。该框架可以实现对性能的周期精确分析，以及十进制计算的协同设计解决方案的硬件开销。所得到的性能结果进行了比较与虚拟功能的估计。
2020-03-11 cs.AR
PUFBind: PUF-Enabled Lightweight Program Binary Authentication for FPGA-based Embedded Systems
针对FPGA嵌入式系统中软件被篡改导致安全风险的问题，提出基于PUF的轻量级软硬件协同认证方案PUFBind，绑定程序与特定FPGA，裸机运行无需修改原有设计，经原型验证资源开销低且平台无关。
2025-01-14 cs.AR cs.CR
Hardware Architecture of Embedded Inference Accelerator and Analysis of Algorithms for Depthwise and Large-Kernel Convolutions
Canon Inc.（佳能公司）；Canon Information Technology (Beijing) Co., Ltd. (CIB)（佳能信息技术（北京）有限公司）
为了有效地处理现代卷积神经网络（CNN），提出了一种CNN推理加速器的硬件架构，以处理深度卷积和正则卷积，这两者都是嵌入式计算机视觉算法的基本构建块。与相关工作不同的是，所提出的架构可以支持不同大小的过滤器内核具有很高的灵活性，因为它不需要额外的成本内核内并行，它可以生成卷积结果比相关工作的架构更快。实验结果表明，所提出的硬件架构支持dependent卷积和扩张卷积的重要性。除了大核的深度卷积，本文还分析了一种新的DDC层结构，它包括深度卷积和扩张卷积的组合。对于人脸检测，当DDC层应用于网络时，计算成本减少了30%，模型大小减少了20%。对于图像分类，通过简单地将$3 \times 3$滤波器替换为深度卷积中的$5 \times 5$滤波器，精度提高了1%。
2021-04-29 cs.AR cs.CV eess.IV
Duet: Creating Harmony between Processors and Embedded FPGAs
Princeton University（普林斯顿大学）
Duet通过非侵入式双向缓存一致集成，使嵌入式FPGA与处理器成为平等伙伴，通过细粒度加速和硬件增强提升性能，实验表明通信延迟降低82%，带宽提升9.5倍。
2023-01-07 cs.AR
Dynamic DNNs Meet Runtime Resource Management on Mobile and Embedded Platforms
深度神经网络（DNN）推理越来越多地在移动和嵌入式平台上执行，这是由于低延迟和更好的隐私性。然而，由于密集的计算和内存访问，在这些平台上的高效部署是具有挑战性的。我们提出了DNN性能和能量优化的整体系统设计，结合了算法和硬件的权衡机会。该系统可以被看作是三个抽象层：设备层包含异构计算资源;应用层具有多个并发工作负载;运行时资源管理层监视动态变化的算法性能目标以及硬件资源和约束，并试图通过同时调整算法和硬件来满足它们。此外，我们说明了运行时的方法，通过一个动态版本的“一次为所有的网络”（即动态OFA），它可以扩展的ConvNet架构，以适应异构计算资源的有效性和不同的模型架构，如Transformer具有良好的通用性。与最先进的动态DNN相比，我们在Jetson Xavier NX上使用ImageNet的实验结果表明，对于类似的ImageNet Top-1准确度，Dynamic-OFA的速度快达3.5倍（CPU），2.4倍（GPU），或者在类似的延迟下，准确度高出3.8%（CPU），5.1%（GPU）。此外，与Linux总督（例如性能，schedutil）相比，我们的运行时方法在类似的延迟下降低了16.5%的能耗。
2022-06-07 cs.AR
A Many-Core Overlay for High-Performance Embedded Computing on FPGAs
在这项工作中，我们提出了一个可配置的众核覆盖高性能嵌入式计算。内部存储器的大小、支持的操作和端口数量可以为覆盖层的每个核心独立配置。在ZYNQ-7020 FPGA平台上，使用矩阵乘法、LU分解和快速傅立叶变换（FFT）对重叠进行评估。结果表明，使用系统级众核覆盖避免了复杂的硬件设计，仍然提供了良好的性能结果。
2014-08-21 cs.AR
FP-Stereo: Hardware-Efficient Stereo Vision for Embedded Applications
Hong Kong University of Science and Technology（香港科技大学）；Alibaba Group（阿里巴巴集团）；India Institute of Technology Goa（印度理工学院果阿分校）
快速准确的深度估计或立体匹配在嵌入式立体视觉系统中是必不可少的，需要大量的设计努力来实现精度、速度和硬件成本之间的适当平衡。为了减少设计工作量并实现正确的平衡，我们提出了FP-Stereo，用于在FPGA上自动构建高性能立体匹配流水线。FP-Stereo由一个开源的硬件高效库组成，允许设计人员立即获得所需的实现。我们的库支持立体匹配流水线的每个阶段的各种方法，并开发了一系列技术来开发并行性和减少资源开销。为了提高可用性，FP-Stereo可以使用我们优化的HLS模板自动生成FPGA加速器的可合成C代码。为了指导用户选择符合特定应用要求的正确设计，我们对库的各种配置进行了详细的比较，以调查精度/速度/成本权衡。实验结果还表明，FP-Stereo在各方面都优于最先进的FPGA设计，包括6.08%的误差降低，2倍的速度提高，30%的资源使用减少和40%的能耗减少。与GPU设计相比，FP-Stereo以具有竞争力的速度实现相同的精度，同时消耗更少的能源。
2020-07-01 cs.AR cs.CV cs.RO
Embedded Blockchain Infrastructure Management (eBIM): A RISC-V-Empowered Hardware--Software Co-Design Framework Towards Trustworthy Blockchain
Cyberspace Institute of Advanced Technology, Guangzhou University, Guangdong Key Laboratory of Industrial Control System Security, and Huangpu Research School of Guangzhou University（广州大学先进科技学院、广东省工业控制系统安全重点实验室、广州大学黄埔研究院）；Department of Computer and Electrical Engineering, University of Stavanger（斯塔万格大学计算机与电气工程系）
研究针对区块链系统转变及BaaS模型局限，受eSIM启发，基于RISC-V定义嵌入式区块链基础设施管理（eBIM），通过全面调查回答相关研究问题，为研究人员等建立参考，指出其前景与研究方向。
2026-07-09 cs.AR cs.CR
Closed-Loop Environmental Control System on Embedded Systems
University of Colorado Colorado Springs（科罗拉多大学科罗拉多斯普林斯分校）
本文提出了一种基于嵌入式系统的闭环环境控制系统，利用NUC140微控制器实现低成本、安全的关键温度调节，有效减少温室作物减产问题。
2026-02-22 cs.AR
CASSOD-Net: Cascaded and Separable Structures of Dilated Convolution for Embedded Vision Systems and Applications
Canon Innovative Solution (Beijing) Co., Ltd., China（佳能创新解决方案（北京）有限公司）；Device Technology Development Headquarters, Canon Inc., Japan（佳能株式会社设备技术开发总部）
卷积神经网络的视场（FOV）与推理的准确性高度相关。扩张卷积被认为是解决需要大FOV的问题的有效方法。然而，对于通用硬件或专用硬件，与标准卷积相比，处理膨胀卷积通常需要额外的时间。在本文中，我们提出了一个网络模块，级联和可分离结构的扩张卷积（CASSOD），和一个特殊的硬件系统，以有效地处理CASSOD网络。CASSOD-Net包含多个级联的$2 \times 2$扩张滤波器，可以用来代替传统的$3 \times 3$扩张滤波器而不降低推理的精度。两个例子的应用，人脸检测和图像分割，进行了测试与扩张卷积和建议CASSOD模块。用于人脸检测的新网络比以前的工作实现了更高的准确性，在上下文模块的膨胀卷积层中只有47%的过滤器权重。此外，所提出的硬件系统可以加速膨胀卷积的计算，当滤波器大小为$3 \times 3$时，它比传统的硬件系统快2.78倍。
2021-04-29 cs.AR cs.CV
Synetgy: Algorithm-hardware Co-design for ConvNet Accelerators on Embedded FPGAs
UC Berkeley（加州大学伯克利分校）；Tsinghua University（清华大学）；Politecnico di Torino（都灵理工大学）；Xilinx Research Labs（赛灵思研究实验室）
近年来，使用FPGA加速ConvNets引起了人们的极大关注。然而，FPGA加速器设计并没有利用ConvNets的最新进展。因此，每秒帧数（FPS）等关键应用程序特性被忽略，而只支持简单地计算GOP，并且对应用程序成功至关重要的准确性结果通常甚至没有报告。在这项工作中，我们采用了算法硬件协同设计的方法来开发一个ConvNet加速器称为Synetgy和一个新的ConvNet模型称为DiracDeltaNet $^{\dagger}$。加速器和ConvNet都是根据FPGA要求定制的。DiracDeltaNet，顾名思义，是一个只有$1\times 1$卷积的ConvNet，而空间卷积被更有效的移位操作所取代。DiracDeltaNet在ImageNet上实现了具有竞争力的准确性（前5名为88.7\%），但比VGG 16少了42个$\times$参数和48个$\times$ OP。我们进一步将DiracDeltaNet的权重转换为4位，将激活转换为4位，精度损失小于1\%。这些量化很好地利用了FPGA硬件的性质。简而言之，DiracDeltaNet的小模型尺寸，低运算OP计数，低精度和简化的运算符使我们能够为FPGA共同设计高度定制的计算单元。我们通过高级综合在Ultra96 SoC系统上实现了DiracDeltaNet的计算单元。我们的加速器在ImageNet上的最终前5名准确率为8…
2020-05-11 cs.AR cs.CV
Tactics to Directly Map CNN graphs on Embedded FPGAs
IETR, INSA Rennes（雷恩国立应用科学学院电子与电信研究所）；Atos/Bull CEPP CINES（源讯/布尔公司 CEPP CINES）
深度卷积神经网络（CNN）是图像分类的最新技术。由于CNN前馈传播涉及高度规则的并行计算，因此当在细粒度并行可编程逻辑器件上运行时，其受益于显著的加速。因此，一些研究提出了基于FPGA的CNN加速器。然而，由于CNN所需的巨大计算能力，以前的研究都没有提出一个直接映射的CNN到FPGA的物理资源，分配每个处理演员到自己的硬件instance.In本文中，我们证明了所谓的直接硬件映射（DHM）的可行性，并讨论了几个策略，我们探索，使DHM在实践中可用。作为概念证明，我们引入了HADDOC 2开源工具，该工具自动将CNN描述转换为具有平台无关的直接硬件映射的可合成硬件描述。
2017-11-20 cs.AR cs.CV cs.DC
Lazy Arithmetic using Systolic Arrays for Closing the Verification Gap on Embedded Systems
Galois Inc（Galois公司）；Univ. of London（伦敦大学）
针对嵌入式系统上复杂算法实现方案的不足，提出实时、动态且合理的量化方法及支持硬件，利用从左到右算术和脉动阵列，能在边缘实现资源高效的神经网络与人工智能，确保关键位抗位翻转攻击。
2026-07-20 cs.AI cs.AR cs.CR
Development of embedded target detection system based on FPGA and YOLOv3-Tiny
Northeast Normal University（东北师范大学）；Key Laboratory of Advanced Energy Development and Application Innovation under Jilin Province（吉林省先进能源开发与利用创新重点实验室）
本文提出一种基于FPGA和YOLOv3-Tiny的高效嵌入式目标检测系统，通过轻量CNN优化与硬件加速器设计，提升计算效率和资源利用率，实现在ZYNQ-XC7Z035平台上的0.211秒推理延迟和10.11 GOPS/W的能效。
2026-05-07 cs.AR physics.chem-ph
FVCARE:Formal Verification of Security Primitives in Resilient Embedded SoCs
本文提出 FVCARE 端到端软硬件协同验证框架，通过硬件位精确验证与源码级软件抽象验证安全启动、RA 等原语，并在基于 SRACARE 的系统上证明其有效性。
2023-04-22 cs.AR cs.CR
Hardware-Software Co-Design of BIKE with HLS-Generated Accelerators
为了减轻量子计算机的安全威胁，NIST正在进行一项标准化后量子密码系统的过程，旨在评估其安全性并加快其在生产场景中的采用。已经为每个候选者提出了几种硬件和软件实现，而只有少数目标是具有CPU和FPGA的异构平台。本文提出了一种适用于嵌入式平台的BIKE硬件/软件协同设计方案，该方案同时采用了CPU和小型FPGA，并采用了高级综合（HLS）来及时提供硬件加速器。与针对性能优化的HLS加速器的最先进的解决方案相比，所提出的解决方案针对在嵌入式系统的异构平台中实现的小型FPGA。与BIKE的纯软件执行相比，在整个Xilinx Zynq-7000系列的片上系统上收集的实验结果突出了Z-7010上的1.37倍到Z-7020上的2.78倍的性能加速。
2023-01-06 cs.AR cs.CR
Resource-Efficient and Robust Inference of Deep and Bayesian Neural Networks on Embedded and Analog Computing Platforms
Ruprecht–Karls-University Heidelberg（海德堡大学）
本研究通过算法-硬件协同设计，从模型压缩、含噪训练、近似概率推理及概率光子计算等方向，实现了嵌入式与模拟平台上深度和贝叶斯神经网络的高效鲁棒推理，为可信节能机器学习系统奠基。
2025-10-28 cs.AR cs.LG cs.NE
Compilation and Optimizations for Efficient Machine Learning on Embedded Systems
University of Illinois at Urbana-Champaign（伊利诺伊大学厄巴纳-香槟分校）；Advanced Digital Sciences Center（先进数字科学中心）；Georgia Institute of Technology（佐治亚理工学院）；University of California Irvine（加州大学欧文分校）
深度神经网络（DNN）在各种机器学习（ML）应用中取得了巨大成功，在计算机视觉、自然语言处理和虚拟现实等领域提供了高质量的推理解决方案。和小的形状因子。挑战还来自各种特定于应用的要求，包括实时响应、高吞吐量性能和可靠的推理准确性。为了应对这些挑战，我们引入了一系列有效的设计方法，包括高效的ML模型设计，定制的硬件加速器设计和硬件/软件协同设计策略，以实现嵌入式系统上的高效ML应用。
2022-08-26 cs.AR cs.LG
A Review of Techniques for Ageing Detection and Monitoring on Embedded Systems
本文综述嵌入式系统中COTS组件的硬件老化检测与监控技术，涵盖核心老化机制、技术工作原理分类，发现FPGAs在线技术应用更广泛及机器学习应用趋势，并指出研究机会以促进未来研究。
2024-09-09 cs.AR cs.SY eess.SY
Partially-Precise Computing Paradigm for Efficient Hardware Implementation of Application-Specific Embedded Systems
本文提出局部精确计算（PPC）范式，仅为预定义输入集提供精确结果以优化硬件实现，在保证输出质量的同时显著降低嵌入式系统的实现成本。
2024-03-25 cs.AR cs.ET
Rescaling-Aware Training for Efficient Deployment of Deep Learning Models on Full-Integer Hardware
NXP Semiconductors（恩智浦半导体）；University of Bremen（不来梅大学）
针对纯整数AI推理中整数重缩放成本高昂的问题，提出重缩放感知训练方法，通过对重缩放乘数施加强量化并微调，在位宽减少8倍的情况下无损精度，实现更高效的嵌入式推理。
2025-10-13 cs.AR cs.LG
Hardware-software co-exploration with racetrack memory based in-memory computing for CNN inference in embedded systems
Department of Electrical and Computer Engineering, National University of Singapore（电子与计算机工程系，新加坡国立大学）；Institute of High Performance Computing, Agency for Science, Technology and Research（高性能计算研究所，科技研究局）；Institute of Computing Technology, Chinese Academy of Sciences（计算技术研究所，中国科学院）；School of Computing, National University of Singapore（计算系，新加坡国立大学）；Hong Kong University of Science and Technology（香港科学与技术大学）
本文针对嵌入式系统中CNN推理的资源受限问题，提出基于赛道存储的存内计算加速器，通过设计基础算术电路并采用硬件-软件协同设计优化系统与模型架构，在保持精度的同时显著降低面积和能耗、提升性能。
2025-07-02 cs.AI cs.AR cs.ET
Dynamic hardware system for cascade SVM classification of melanoma
Auckland University of Technology（奥克兰理工大学）
黑色素瘤是皮肤癌中最危险的一种，它是大多数皮肤癌相关死亡的原因。黑色素瘤的早期诊断可以显著降低死亡率和治疗费用。因此，皮肤癌专家正在使用基于图像的诊断工具来早期检测黑色素瘤。我们的目标是开发一种具有低成本和高性能的手持设备，以加强在初级医疗中对黑色素瘤的早期检测。但是，由于嵌入式诊断系统所需的复杂计算，开发这种设备是非常具有挑战性的。因此，我们的目标是利用最新的硬件技术在可重构计算，以实现低成本的高性能嵌入式系统。支持向量机（Support Vector Machine，SVM）是一种常见的分类器，其在诊断系统中对黑色素瘤的分类显示出高精度，并且被认为是系统中计算最密集的任务。在本文中，我们提出了一个动态的硬件系统实现级联SVM分类器的早期黑色素瘤检测的FPGA。提出了一种多核架构来实现两级级联分类器，使用两个分类器，准确率为98%和73%。采用动态部分重构技术优化了硬件实现效果，实现了1%片的极低资源利用率和1.5W的功耗。因此，所实现的动态硬件系统满足高性能和低成本、资源利用率和功耗的重要嵌入式系统约束，同时实现高精度的高效分类。
2021-12-10 cs.AR cs.CV eess.IV
SoftFlow: Automated HW-SW Confidentiality Verification for Embedded Processors
提出EDA工具SoftFlow，用于验证嵌入式处理器中给定软件是否利用硬件泄露路径，并在RISC-V架构上通过OpenSSL加密程序验证其有效性。
2023-08-04 cs.AR cs.CR
ALADIN: Accuracy-Latency-Aware Design-space Inference Analysis for Embedded AI Accelerators
ALADIN是一种面向嵌入式AI加速器的精度-延迟感知设计空间推理分析框架，通过混合精度量化神经网络的渐进细化过程，实现对精度、延迟和资源消耗的高效评估与优化。
2026-02-12 cs.AI cs.AR cs.LG
Real-time Hyper-Dimensional Reconfiguration at the Edge using Hardware Accelerators
SRI International（美国斯坦福国际研究院）；Center for Vision Technologies（视觉技术中心）
在本文中，我们使用低SWaP嵌入式硬件提出了战术边缘的超维可重构分析（HyDRATE），该硬件可以在边缘利用非MAC（无浮点多重累积运算）深度神经网络（DNN）结合超维（HD）计算加速器执行实时的【形】重构。我们描述的算法，训练量化模型的生成，和模拟性能的特征提取器免费的乘法积累喂养一个多维逻辑为基础的分类器。然后，我们展示了性能如何随着超维的数量而增加。与传统DNN相比，我们描述了实现的低SWaP FPGA硬件和嵌入式软件系统，并详细介绍了实现的硬件加速器。我们讨论了测量的系统延迟和功率，噪声鲁棒性，由于使用可学习的量化和高清计算，实际与模拟系统性能的视频活动分类任务和演示的重新配置在同一个数据集。我们表明，在该领域的可重构性是通过只重新训练前馈HD分类器，而不使用梯度下降反向传播（无梯度），使用少样本学习的新类的边缘。最初的工作使用LRCN DNN，目前已扩展到使用具有改进性能的双流DNN。
2022-06-10 cs.AR cs.CV
AES-RV: Hardware-Efficient RISC-V Accelerator with Low-Latency AES Instruction Extension for IoT Security
针对现有AES硬件加速器的性能、能效与灵活性局限，本文提出集成三项创新的AES-RV RISC-V加速器，在FPGA上实现后相较传统平台及前沿方案均有显著优势，适用于安全高性能嵌入式系统。
2025-05-17 cs.AR cs.CR
FPGA Hardware Acceleration for Feature-Based Relative Navigation Applications
Texas A&M University（得克萨斯农工大学）
在基于视觉的相对导航中，两点云之间的刚体变换估计是一个计算上具有挑战性的问题。针对一个实时导航解决方案，利用点云和图像配准算法，本文开发了高性能的航空电子设备的电源和资源约束的位姿估计框架。一个现场可编程门阵列（FPGA）的嵌入式架构的开发，以加速点云之间的相对姿态估计，辅助图像特征，对应于各个点集。在算法层面，姿态估计方法是用于相对姿态和平移估计的最优线性姿态和平移估计（OLTAE）的适应。在架构级别，所提出的嵌入式解决方案是一种硬件/软件协同设计，其评估用于高速状态估计的裸金属硬件上的OLTAE计算。OLTAE算法的有限精度FPGA评估与MATLAB上的双精度评估进行了比较，以进行性能分析和误差量化。所提出的有限精度OLTAE加速器的实现结果表明，基于FPGA的姿态估计的高性能计算能力，同时提供低于7%的相对数值误差。
2022-10-18 cs.AR cs.CV cs.RO
A brief experience on journey through hardware developments for image processing and its applications on Cryptography
University Of Calcutta（加尔各答大学）
嵌入式应用在图像和视频处理、通信和密码学领域的重要性在当今的研究时代已经占据了更大的空间。在卫星成像、医学成像等领域中，图像信息的改善以改善人类的感知能力，如去模糊、去噪等是新的研究方向。具体来说，我们想详细阐述我们的经验，计算机视觉的重要性，硬件实现的算法比通过软件实现的算法性能好得多的领域之一。到目前为止，嵌入式设计工程师已经成功地通过专用集成电路（ASIC）和/或数字信号处理器（DSP）实现了他们的设计，然而，随着超大规模集成电路技术的进步，一种非常强大的硬件设备，即现场可编程门阵列（FPGA），结合ASIC和DSP的关键优势，开发了具有重新编程的可能性，使其成为非常有吸引力的快速器件，图像和视频数据在多个FPGA中的通信不再远离它们之间的安全传输的主旨，并且密码学的相关性确实是不可避免的。本文介绍了如何使用Xilinx硬件开发平台以及Mathworks Matlab从系统级方法开发基于硬件的计算机视觉算法及其在多个FPGA平台之间的相应密码传输通道，从而有利于开发软硬件协同设计环境。
2012-12-27 cs.AR cs.CR cs.CV
Synergy: A HW/SW Framework for High Throughput CNNs on Embedded Heterogeneous SoC
School of Computing, National University of Singapore（新加坡国立大学计算机学院）
卷积神经网络（CNN）已被广泛应用于不同的应用领域。在使用高性能GPU、FPGA和定制ASIC加速其训练和推理方面取得了重大进展。最近移动和物联网设备的激增需要在嵌入式类、资源受限的平台上进行实时、节能的深度神经网络推理。在这种情况下，我们提出了{ \em Synergy}，这是一种基于嵌入式异构片上系统（SoC）架构（Xilinx Zynq）的自动化、软硬件协同设计、流水线、高吞吐量CNN推理框架。{ \em Synergy}通过多线程技术利用所有可用的片上资源，包括双核ARM处理器以及作为加速器的FPGA和NEON SIMD引擎。此外，{ \em Synergy}提供异构加速器（FPGA和NEON）的统一抽象，并通过工作窃取平衡加速器之间的工作负载，在运行时适应不同的网络配置，而无需更改底层硬件加速器架构。{ \em Synergy}在7个CNN模型上实现了7.3倍的平均加速，优于经过良好优化的纯软件解决方案。与相同SoC架构上的当代CNN实现相比，{ \em Synergy}表现出更高的吞吐量和能效。
2018-03-28 cs.AR cs.DC cs.LG
Virtualization of Tiny Embedded Systems with a robust real-time capable and extensible Stack Virtual Machine REXAVM supporting Material-integrated Intelligent Systems and Tiny Machine Learning
University of Bremen（不来梅大学）；University of Siegen（锡根大学）；Institute for Microsensors, -actuators and -systems（微传感器、微执行器与微系统研究所）
在过去的几十年中，传感器密度和传感器部署显著增加，这是由显著的小型化和尺寸减小到芯片级驱动的，解决了无处不在的计算，边缘计算以及分布式传感器网络。材料集成和智能系统（MIIS）提供了下一个集成和应用级别，但它们带来了新的挑战并引入了硬约束（资源，能源供应，通信，弹性和安全）。通常，低资源系统是具有专用软件或专用硬件（FPGA）的静态编程处理器。这项工作表明，需要和解决方案，虚拟化在这种低资源和约束系统的弹性分布式传感器和网络物理网络使用一个统一的低资源，可定制的，和实时的【形】能力嵌入式和可扩展堆栈虚拟机（REXAVM），可以实现和合作的软件和硬件。在整体架构方法中，VM专门针对数字信号处理和微型机器学习。通过在编译时使用VM程序代码生成器和在运行时间使用增量代码处理，REXAVM是高度可定制的。虚拟机使用集成的、高效的实时编译器从文本代码创建字节码。本文显示和评估的适用性，建议的VM架构操作等效的软件和硬件（FPGA）实现。讨论了支持微型ML和使用定点运算的DSP的特定组件的效率和精度。扩展的用例部分演示了所引入的VM体系结构在广泛应用程序中的可用性。
2023-02-17 cs.AR cs.LG cs.OS
