Real-time data processing in the ALICE High Level Trigger at the LHC
在瑞士日内瓦欧洲核子研究中心的大型强子对撞机上，原子核在超相对论能量下发生碰撞。在每次碰撞中产生许多末态粒子，它们的性质由ALICE探测器测量。由所产生的粒子引起的检测器信号被数字化，导致超过48 GB/ $s$的数据速率。ALICE高级触发器（HLT）系统率先使用基于FPGA和GPU的算法来实时重建带电粒子轨迹并减少数据大小。可在线获得的碰撞事件重建结果用于高水平的数据质量和探测器性能监测以及实时的随时间变化的探测器校准。ALICE HLT中开发和使用的在线数据压缩技术使可存储用于离线事件处理的数据量增加了四倍以上。
2019-11-08 physics.ins-det
Machine learning evaluation in the Global Event Processor FPGA for the ATLAS trigger upgrade
针对ATLAS实验GEP FPGA的触发过滤需求，提出自动生成适配APP框架的机器学习算法的方法，借助hls4ml等流程实现低延迟低资源占用的部署，验证了其在高能物理实时数据处理中的应用潜力。
2024-05-07 hep-ex physics.ins-det
NIOS II Soft-Core Processor and Ethernet Controller Solution for RPC-DAQ in INO ICAL
本文提出基于NIOS II软核处理器和以太网控制器的RPC-DAQ系统，用于INO-ICAL实验中28,800个阻性板室单元的数据采集、监测与高压控制，实现高效网络化DAQ。
2025-01-01 hep-ex physics.ins-det
Level-1 jet trigger hardware for the ALICE electromagnetic calorimeter at LHC
LHC的ALICE实验配备了一个电磁量热计（EMCal），旨在提高其测量喷流的能力。此外，EMCal能够触发高能射流。在先前为光子分光计0级触发器所做的开发的基础上，设计了一种特定的电子升级，以便能够快速触发高能喷流（1级）。通过使用最新一代的FPGA，可以处理26 Gbit/s的瞬时输入数据速率，并在不到4 μs的时间内处理它，使这一发展成为可能。
2010-12-08 hep-ex physics.ins-det
The ReadoutCard userspace driver for the new ALICE $O^2$ computing system
ALICE（大型离子对撞机实验）实验的重点是研究夸克-胶子等离子体作为欧洲核子研究中心大型强子对撞机（CERN LHC）重离子碰撞的产物。在2019-2020年LHC的长周期2期间，正在进行重大升级，以应对高达3.4 TB/s的峰值的百倍输入数据速率增加。此次升级包括名为O2的新在线-离线计算系统。O2读出链在配备定制PCIe FPGA读出卡的商用Linux服务器上运行; PCIe v3 x16，基于Intel Arria 10的CRU（通用读出单元）和PCIe v2 x8，基于Xilinx Vertex 6的CRORC（通用读出接收器卡）。通过O2 ReadoutCard用户空间驱动程序提供对卡的访问，该驱动程序处理DMA传输的同步和通信，提供BAR访问，并促进卡配置和监控。ReadoutCard驱动程序是O2中读出卡的最低级别接口，并由ALICE实验的所有中央系统和探测器团队使用。该通信介绍了驱动程序的体系结构以及用于卡配置和监控的工具套件。它还讨论了它的相互作用与切线子系统内的O2框架。
2020-10-30 physics.ins-det
CentOS Linux for the ATLAS MUCTPI Upgrade
一个新的μ子到中央触发处理器接口（MUCTPI）是作为欧洲核子研究中心大型强子对撞机下一次运行的ATLAS 1级触发系统升级的一部分而建造的。MUCTPI有208个高速光学串行链路，用于接收来自μ子触发探测器的μ子候选。三个高端FPGA用于μ子候选的实时处理，用于将触发信息发送到触发系统的其他部分，以及用于将摘要信息发送到数据采集和监测系统。片上系统（SoC）用于MUCTPI的硬件和操作的控制、配置和监控。SoC由FPGA部分和处理器系统组成。FPGA部分提供与处理FPGA的通信，而处理器系统运行用于与ATLAS实验的运行控制系统通信的软件。在本文中，我们将描述我们的经验与运行CentOS Linux的SoC。交叉编译与现有的框架一起构建的ATLAS触发器和数据采集（TDAQ）软件正在使用，以允许部署的TDAQ软件直接在SoC上。
2020-10-15 hep-ex physics.ins-det
Development of a new high-speed data acquisition system prototype for SOI pixel detector using SiTCP-XG, a 10-gigabit Ethernet network processor
我们正在开发一种新的读出板与新一代的现场可编程门阵列（FPGA）和10千兆以太网，以提高现有的读出板的性能和可用性的基础上的1千兆以太网。在这个新的读出板中，实现了支持10千兆以太网的SiTCP-XG网络处理器。SiTCP是一种在FPGA上运行的网络处理器电路，SiTCP-XG是新开发的支持10千兆以太网的SiTCP版本。在开发新板之前，我们使用Xilinx FPGA评估板KC 705构建了一个原型系统来评估SiTCP-XG。该原型系统用SOI像素检测器进行了测试，SOI像素检测器在PhotonFactory（KEK）的同步加速器光束线处具有425，984（列832 X行512矩阵）像素和17 X 17 μ m的像素尺寸。这是该系统X射线成像的首次测试。结果表明，该系统传输速率稳定在682 Mbps（相当于100 fps的帧速率，受探测器工作参数限制），传输速率稳定在2.4 Gbps（相当于350 fps，受探测器性能限制的最大速率）。这些结果表明，SiTCP-XG系统具有足够的传输性能，以覆盖SOIPIX检测器的性能。
2022-07-09 hep-ex physics.ins-det
The artificial retina processor for track reconstruction at the LHC crossing rate
我们提出了一个专门的处理器，能够精确地重建，在像素探测器，数百个带电粒子的轨道，从高能碰撞在40 MHz的速率的R&D研究的结果。我们采用高度并行的模式识别算法，灵感来自大脑的视觉图像处理的研究，因为它发生在自然界中，并详细描述了一个高效的硬件实现在高速，高带宽的FPGA设备。这是第一次详细演示在40 MHz下重建离线质量轨道，并使该设备适合在全交叉频率下处理大型强子对撞机事件。
2014-12-04 physics.ins-det
The ALICE trigger system for LHC Run 3
ALICE中央触发处理器（CTP）将为LHC Run 3升级全新的硬件和基于无源光网络（PON）系统的新触发和定时控制（TTC-PON）系统。新的触发系统设计为无死区，能够以9.6 Gbps的速率传输触发数据。设计了一种通用触发板，通过更换FMC卡，既可以作为CTP，也可以作为LTU。它基于Xilinx Kintex Ultrascale FPGA和升级的TTC-PON。本文将介绍新的触发系统和触发板的原型。
2017-11-03 nucl-ex physics.ins-det
Design and development of the ALICE common readout unit user logic firmware for the Muon Identifier readout chain
欧洲核子研究中心大型强子对撞机（LHC）的大型离子对撞机实验（ALICE）经历了一次重大升级，其中一些子探测器被更换为新的，而其他子探测器则配备了新的电子设备。升级的目的是在2022年开始的第三个运行期（运行3）期间承受更高的碰撞率。作为升级的一部分，某些子探测器，如Muon Trigger，重命名为Muon Identifier，现在除了以前的触发读出模式外，还以连续的无闪烁读出模式运行。由于数据量的增加，典型的方法是不可能采用没有大规模的努力，以扩大处理能力。由于新的ALICE计算系统无法跟上μ子标识符增加的数据流，因此建立了新的处理算法。这些程序提供了一个洞察的新方法处理μ子标识符读出数据的基础上定制的用户逻辑FPGA固件。
2022-10-27 hep-ex physics.ins-det
FPGA-based real-time data processing for accelerating reconstruction at LHCb
在运行3中，从2022年开始，LHCb软件触发器将以30 MHz的LHC平均交叉率开始重建事件。在升级后的DAQ系统中，LHCb为新的异构计算解决方案建立了一个测试平台，用于实时事件重建，以便将来在更高的亮度下运行。一种这样的解决方案是高度并行化的定制跟踪处理器（“人造视网膜”），其在通过快速串行链路连接的最先进的FPGA设备中实现。我们描述了一个现实的原型重建的像素跟踪检测器，将运行在运行3期间的真实数据的状态。
2022-01-20 hep-ex physics.ins-det
User Logic Development for the Muon Identifier Common Readout Unit for the ALICE Experiment at the Large Hadron Collider
欧洲核子研究中心的大型强子对撞机（LHC）正在进行重大升级，目标是增加光度，因为需要更多的统计数据进行精确测量。所提出的工作属于相应的升级ALICE μ子触发（MTR）探测器，现在命名为μ子标识符（MID）。以前以触发读出方式操作，该探测器已过渡到具有时间分隔数据有效载荷的连续读出。然而，这导致数据速率比以前的操作高得多，因此也正在开发一种新的在线-离线（O2）计算系统，用于实时数据处理，以减少存储需求。O2系统的一部分基于FPGA技术，称为通用读出单元（CRU）。对于许多检测器来说是通用的，因此需要为每个检测器开发自定义用户逻辑。这项工作涉及ALICE MID用户逻辑的开发，该逻辑将与核心CRU固件接口并执行所需的数据处理。它提出了一个概念设计和用户逻辑原型的发展。由此产生的原型显示了以有效和优化的方式满足既定要求的能力。此外，采用的模块化设计方法允许轻松引入更多功能。
2021-04-12 eess.SP physics.ins-det
Development of a resource-efficient FPGA-based neural network regression model for the ATLAS muon trigger upgrades
本文报道了一种资源高效的基于FPGA的神经网络回归模型的发展，在未来的硬件μ子触发系统的ATLAS实验在大型强子对撞机（LHC）的潜在应用。有效的实时选择μ子候选是ATLAS物理方案的基石。随着计划中的ATLAS对高亮度LHC的升级，将安装一个全新的基于FPGA的硬件μ子触发系统，该系统将在10 $μs$延迟窗口内处理全部μ子探测器数据。计划用于此次升级的大型FPGA设备应该有足够的备用资源，以允许部署机器学习方法，以改进μ子候选者的识别和寻找新的奇异粒子。我们的神经网络回归模型有望提高拒绝的主要来源的背景触发事件在中央探测器区域，这是由于μ子候选人具有低横动量。该模型在FPGA中使用157个数字信号处理器和大约5，000个查找表来实现。当使用320 MHz时钟频率在FPGA器件中实现时，模拟的网络延迟和死区时间分别为122和25 ns。还开发了另外两种FPGA实现，以研究设计选择对资源利用率和延迟的影响。我们的FPGA实现的性能参数完全符合未来μ子触发系统的要求，因此为ATLAS实验未来的数据采集部署机器学习方法提供了可能性。
2023-02-10 hep-ex physics.ins-det
QubiC 2.0: An Extensible Open-Source Qubit Control System Capable of Mid-Circuit Measurement and Feed-Forward
本文提出QubiC 2.0开源量子比特控制系统，通过多核分布式FPGA架构和线路中间测量与前馈能力，支持脉冲级和门级编程，实现了多FPGA同步并验证了条件线路上的前馈实验。
2026-10-26 physics.app-ph physics.ins-det quant-ph
