HOBFLOPS CNNs: Hardware Optimized Bitslice-Parallel Floating-Point Operations for Convolutional Neural Networks
Trinity College Dublin, The University of Dublin（都柏林大学圣三一学院）；The School of Computer Science and Statistics（计算机科学与统计学院）；Institute of Technology Carlow（卡洛理工学院）
卷积神经网络（CNN）通常使用16位或32位浮点（FP）进行训练，研究人员表明，低精度浮点（FP）可以非常有效地进行推理。低精度FP可以在现场可编程门阵列（FPGA）和专用集成电路（ASIC）加速器中实现，但是现有的处理器一般不支持定制精度FP。我们提出了硬件优化的位片并行浮点运算符（HOBFLOPS），生成高效的自定义精度仿真位片并行软件FP算法的方法。我们生成定制精度FP例程，使用硬件合成设计流程进行优化以创建电路。我们提供了标准的单元库匹配的目标微处理器架构上的位操作，和代码生成器的硬件电路的位片软件等价物。我们利用位片并行来创建一个非常宽（32-512个元素）的矢量化卷积神经网络（CNN）卷积。将Arm和Intel处理器上CNN卷积中的硬件优化位片并行浮点运算符（HOBFLOPS）乘法累加（MAC）性能与Berkeley的SoftFP 16等效MAC进行比较。HOBFLOPS 16在Intel AVX 512上的性能是SoftFP 16的8倍。HOBFLOPS提供具有自定义范围和精度的任意精度FP，例如，HOBFLOPS 9在Arm Neon上的性能是HOBFLOPS 16的6倍。HOBFLOPS允许研究人员在软件CNN加速器的算法中原型化不同级别的自定义FP精度。此外，HOBFLOPS快速定制精度FP CNN在内存带宽有限的情况下可能是有价值的。
2021-02-28 cs.AR cs.LG
Dual-Issue Execution of Mixed Integer and Floating-Point Workloads on Energy-Efficient In-Order RISC-V Cores
ETH Zurich（苏黎世联邦理工学院）
本文提出 COPIFT 方法及 RISC-V ISA 扩展，在节能有序核心上实现混合整数与浮点指令的低成本双发射，相比 RV32G 基线平均加速 1.47 倍、能效提升 1.37 倍。
2025-03-26 cs.AR
Fixed-Posit: A Floating-Point Representation for Error-Resilient Applications
今天，几乎所有的计算机系统都使用IEEE-754浮点数来表示实数。最近，IEEE-754浮点数的替代方案被提出，因为它具有更好的精度和更大的动态范围。可配置的性质，具有不同数量的制度和指数位，已成为其采用的一个障碍。为了克服这一缺点，我们提出了固定位数表示，其中的制度和指数位的数量是固定的，并提出了一个固定位数乘法器的设计。我们评估了固定的乘法器上的错误弹性应用程序的AxBench和OpenBLAS基准以及神经网络。所提出的固定位数乘法器的功耗，面积和延迟分别节省47%，38.5%，22%相比，与32位IEEE-754乘法器相比，功耗，面积和延迟分别节省高达70%，66%，26%。这些节省伴随着OpenBLAS和AxBench工作负载的最小输出质量损失（1.2%的平均相对误差）。此外，对于像ImageNet上的ResNet-18这样的神经网络，我们观察到使用固定乘数的准确性损失可以忽略不计（0.12%）。
2021-04-10 cs.AR
A Stochastic Rounding-Enabled Low-Precision Floating-Point MAC for DNN Training
本文提出了一种支持随机舍入的FP8乘法器和FP12累加的MAC单元，通过优化SR实现和移除次正规值支持来减少面积和功耗，在保持模型精度的同时显著降低延迟和能耗。
2024-09-26 cs.AR
UniCASE: A Unified 16-bit Floating-Point Format with Criticality-Aware Selective ECC for Efficient DNN Protection
University of Amsterdam（阿姆斯特丹大学）
UniCASE提出统一16位浮点格式，通过关键性感知选择性ECC，在降低编码解码成本30%的同时保持精度，并增强DNN软错误韧性。
2026-09-22 cs.AR cs.CR
A Transprecision Floating-Point Platform for Ultra-Low Power Computing
在现代低功耗嵌入式平台中，浮点（FP）运算成为具有大动态范围的计算密集型应用的能耗的主要贡献者。实验证据表明，核心及其数据存储器所消耗的能量的50%与FP计算有关。采用需要较低位数的FP格式是减少能耗的一个有趣机会，因为它允许简化算术电路并通过启用向量化来减少存储器与寄存器之间的内存带宽。从理论角度来看，采用多种FP类型完全符合transprecision计算的原理，允许对近似进行细粒度控制，同时满足对最终结果精度的特定约束。在本文中，我们提出了一个扩展的FP类型的系统，具有完整的硬件支持，使transprecision计算的低功耗嵌入式处理器，包括两个标准格式（binary32和binary16）和两个新的格式（binary8和binary16alt）。首先，我们介绍了一个软件库，使探索FP类型通过调整精度和动态范围的程序变量。然后，我们提出了一种方法，将我们的库与外部工具进行精确调整，并通过实验结果突出了引入新格式的明显好处。最后，我们提出了一个transprecision FP单元的设计，能够处理8位和16位的操作，除了标准的32位操作。在FP密集型基准测试上的实验结果表明，高达90%的FP操作可以安全地缩减到8位或16位格式。由于精确调优和矢量化，执行时间平均减少了12%，内存访问平均减少了27%，从而使能耗减少了30%。
2017-11-28 cs.AR
FPnew: An Open-Source Multi-Format Floating-Point Unit Architecture for Energy-Proportional Transprecision Computing
摩尔定律和功率墙的放缓需要向精细可调精度（a.k.a.）转变。transprecision）计算以减少能量足迹。因此，我们需要能够以高能量比例在宽范围的精度上执行浮点运算的电路。我们介绍了FPnew，一个高度可配置的开源transprecision浮点单元（TP-FPU），能够支持各种标准和自定义FP格式。为了证明FPnew在通用处理器架构中的灵活性和效率，我们扩展了RISC-V ISA，包括半精度，bfloat 16和8位FP格式的操作，以及SIMD向量和多格式操作。集成到32位RISC-V内核中，我们的TP-FPU可以将混合精度应用的执行速度提高1.67倍w.r.t.。FP 32基准，同时保持端到端精度并将系统能耗降低37%。我们还将FPnew集成到64位RISC-V内核中，支持标量或2、4或8路SIMD向量上的五种FP格式。对于该内核，我们在0.45V至1.2V的宽电压范围内测量了采用Globalfoundries 22 FDX技术制造的硅。该单元实现了178 Gflop/sW（在FP 64上）和2.95 Tflop/sW（在8位微型浮点数上）之间的前沿测量能效，以及3.2 Gflop/s和25.3 Gflop/s之间的性能。
2020-07-03 cs.AR
FLInt: Exploiting Floating Point Enabled Integer Arithmetic for Efficient Random Forest Inference
TU Dortmund University（多特蒙德工业大学）；University of Twente（特温特大学）
在许多机器学习应用中，例如，基于树的集合、浮点数由于它们的表达性而被广泛使用。如今，在嵌入式设备上从动态数据量执行数据分析变得可用，但是这样的系统通常缺乏处理浮点数的硬件能力，从而为它们的处理引入了大量开销。即使这样的硬件存在于一般的计算系统中，使用整数运算而不是浮点运算也有望减少运算开销并提高性能。在本文中，我们提供了\mdname，一个全精度浮点比较的随机森林，仅使用整数和逻辑运算。为了确保相同的功能保留，我们正式证明了这种比较的正确性。由于随机森林在推理过程中只需要比较浮点数，因此我们在低级实现中实现了\mdname ~，从而通过保持模型精度不变，完全消除了对浮点硬件的需求。\mdname ~的用法基本上归结为一个接一个的条件替换：例如，C中的比较语句：if（pX[3]<=（float）10.074347）变成了if（（*（（int*）（pX））+3））<=（（int）（0x 41213087）。在X86和ARMv 8桌面和服务器类系统上的实验结果表明，该方法可以将执行时间减少到$\approx 30\%$.
2022-09-09 cs.AR cs.LG
Non-Parametric Dual-Manifold Mapping via 8-Bit Bounded Transformation Matrices: Challenging FP-centric Hardware Paradigms in Low-Energy AI
提出一种非参数、免训练的8位整数计算框架，通过位运算和累加逻辑实现双流形映射，消除浮点乘法，在90%截断稀疏性和20%随机节点破坏下保持近完美重构，挑战传统浮点硬件范式。
2026-06-12 cs.AR
MXDOTP: A RISC-V ISA Extension for Enabling Microscaling (MX) Floating-Point Dot Products
本研究提出首个面向MXFP8格式的RISC-V ISA扩展MXDOTP，通过为Snitch核心扩展专用点积累加单元并结合流语义寄存器，在极小面积开销下实现了显著的性能与能效提升。
2025-05-19 cs.AR
Rethinking Floating Point Overheads for Mixed Precision DNN Accelerators
Samsung Semiconductor, Inc.（三星半导体公司）
在本文中，我们提出了一种混合精度卷积单元架构，支持不同的整数和浮点（FP）精度。该结构基于低比特内积单元，并通过时间分解实现了更高的精度。我们说明了如何整合FP计算整数为基础的架构和评估FP算法支持所产生的开销。我们认为，FP内积的对齐和加法开销可能很大，因为最大指数差可能高达58位，这会导致大型对齐逻辑。为了解决这个问题，我们说明经验，不超过26位的产品位是必需的，最多8位的对齐是足够的，在大多数推理情况下。我们提出了新的优化基于上述意见，以减少FP算法的硬件开销。我们的实证结果，基于仿真和硬件实现，FP 16开销显着减少。在典型的混合精度实现中，所提出的架构实现了高达25%的面积改善在TFLOPS/mm 2和高达46%的TOPS/mm 2与功率效率的提高高达40%在TFLOPS/W和高达63%在TOPS/W。
2021-01-27 cs.AR cs.LG
Mokey: Enabling Narrow Fixed-Point Inference for Out-of-the-Box Floating-Point Transformer Models
University of Toronto（多伦多大学）；Vector Institute（向量研究所）
越来越大和更好的Transformer模型不断提高自然语言处理应用程序的最新精度和功能。这些模型需要更多的计算能力、存储和能源。Mokey通过将所有值量化为4位索引并放入代表性16位定点质心的字典中，减少了最先进的32位或16位浮点Transformer模型的占用空间。Mokey不需要微调，这是一个基本功能，因为许多人通常无法获得训练资源或数据集。利用Transformer模型中自然出现的值范围，Mokey选择质心值来拟合指数曲线。这一独特的功能使Mokey能够用窄3b定点加法取代大量原始乘法-累加运算，从而实现面积和能效的硬件加速器设计。在一组最先进的Transformer模型上，Mokey加速器的能效比基于Tensor Core的加速器提高了一个数量级，同时根据模型和片上缓冲容量，将性能提高了至少$4\times$和$15\times$。可选地，Mokey可以用作任何其他加速器的内存压缩辅助，透明地将宽浮点或定点激活或权重存储到窄的4位索引中。Mokey证明优于现有技术的Transformers的量化方法。
2022-03-23 cs.AR cs.LG
bsort: A theoretically efficient non-comparison-based sorting algorithm for integer and floating-point numbers
Independent researcher Mexico City, Mexico 1 Work performed prior to joining Amazon.
bsort是一种理论高效的非比较式排序算法，通过二进制快速排序方法统一处理整数和浮点数，具有$O(wn)$的时间复杂度和$O(w)$的空间复杂度，适用于小字节大小的数据类型。
2026-03-09 cs.AR cs.DS cs.PF
Manticore: A 4096-core RISC-V Chiplet Architecture for Ultra-efficient Floating-point Computing
数据并行问题要求在严格的面积和能源效率约束下每秒不断增长的浮点（FP）操作。在这项工作中，我们提出了Manticore，一个通用的，超高效的基于芯片的架构，用于数据并行FP工作负载。我们已经在Globalfoundries 22FDX工艺中制造了小芯片计算核心的原型，并证明与CPU和GPU相比，FP密集型工作负载的能源效率提高了5倍以上。高能量和面积效率的计算能力由包含八个小整数核的Snitch集群提供，每个内核控制一个大的FPU。内核支持两个自定义ISA扩展：SSR扩展通过将其编码为寄存器读写来省略显式加载和存储指令。FREP扩展将整数核从FPU中分离出来，允许独立地发出浮点指令。这两个扩展允许单次发出核心最小化其指令获取带宽并使FPU的指令带宽饱和，实现超过90%的FPU利用率，其中超过40%的核心区域专用于FPU。
2020-11-20 cs.AR
AdaptivFloat: A Floating-point based Data Type for Resilient Deep Learning Inference
Harvard University（哈佛大学）；Cornell Tech（康奈尔理工学院）
传统的硬件友好的量化方法，如定点或整数，往往在非常低的字长表现不佳，因为它们缩小的动态范围不能充分捕获序列转导模型中常见的宽数据分布。我们提出了AdaptivFloat，这是一种用于深度学习的浮点启发数字表示格式，可以在层粒度上动态地最大化和最佳地裁剪其可用动态范围，以便创建神经网络参数的忠实编码。与块浮点、均匀、类似IEEE的浮点或浮点编码相比，AdaptivFloat在各种最先进的神经网络拓扑结构中以极低的精度（$\leq$ 8位）始终产生更高的推理精度。值得注意的是，在$\leq$ 8位的权重位宽下，AdaptivFloat的BLEU得分高达+0.3，字出错率为-0.75，超过了基准FP 32性能。在深度神经网络（DNN）硬件加速器上的实验结果，在其计算数据路径中利用AdaptivFloat逻辑，证明了每操作能量和面积分别为0.9 $\times$和1.14 $\times$，即基于等效位宽整数的加速器变体的能量和面积。
2020-02-11 cs.AR cs.LG stat.ML
LLM-FP4: 4-Bit Floating-Point Quantized Transformers
Hong Kong University of Science and Technology（香港科技大学）；Meta Reality Labs（元宇宙现实实验室）
提出LLM-FP4方法，通过搜索最优量化参数构建强基线，并利用逐通道激活量化及指数偏置重参数化，首次将LLaMA-13B权重和激活量化至4位浮点数，显著优于现有方法。
2023-10-25 cs.AI cs.AR cs.CL
Schrödinger's FP: Dynamic Adaptation of Floating-Point Containers for Deep Learning Training
University of Toronto（多伦多大学）；Qualcomm（高通公司）；QBit（1QBit公司）；AMD（超威半导体公司）；McMaster University（麦克马斯特大学）
针对深度学习训练中张量传输能耗高、现有窄数据表示需人工试错的问题，提出动态适配浮点格式的多类方法，结合有损压缩与可选无损压缩显著降低内存占用。
2024-05-17 cs.AR cs.LG
Scaling Laws for Floating Point Quantization Training
Tencent Hunyuan（腾讯混元）；University of Macau（澳门大学）；The Chinese University of Hong Kong（香港中文大学）；Institute of Science Tokyo（东京科学大学）
本文系统研究浮点量化训练中指数位、尾数位和缩放因子粒度对LLM性能的影响，提出统一缩放定律，并给出最优比特分配、临界数据规模及4-8比特最佳性价比精度等实践建议。
2025-06-04 cs.AR cs.CL cs.LG
A Tapered Floating Point Extension for the Redundant Signed Radix 2 System Using the Canonical Recoding
提出了一种基于规范重编码的锥形浮点编码方法，该方法采用冗余带符号基2系统。通过利用三进制技术，编码具有超过最近提出的Posit数系统和用于浮点运算的IEEE 754-1985标准（IEEE-754-1985）的动态范围，并且当比较相等的输入大小时，具有等于或优于IEEE-754-1985系统和最近提出的Posit系统的精度。此外，编码能够支持几个建议的扩展，包括扩展到整数，布尔值，复数，更高的数字系统，低维向量和系统工件，如机器指令。提出的编码，IEEE-754-1985系统，和最近提出的Posit数系统之间提供了一个详细的分析比较。
2021-05-30 cs.AR
Streamlining SIMD ISA Extensions with Takum Arithmetic: A Case Study on Intel AVX10.2
University of Cologne（科隆大学）
本文通过Takum算术替代传统浮点格式，提升SIMD指令集的一致性与灵活性，适用于通用计算场景。
2025-05-01 cs.AR
TimeFloats: Train-in-Memory with Time-Domain Floating-Point Scalar Products
本研究针对传统内存内计算在浮点训练中的功耗与复杂度问题，提出时域浮点标量积的TimeFloats架构，通过数字模块实现DNN训练，15nm工艺下能效达22.1 TOPS/W。
2024-11-26 cs.AR
BBAL: A Bidirectional Block Floating Point-Based Quantisation Accelerator for Large Language Models
针对BFP量化因对齐最大指数导致精度下降的问题，提出双向块浮点数格式及全栈加速器BBAL，在相似效率下精度提升22%，相似精度下效率提升40%。
2025-04-22 cs.AR
Accelerating 128-bit Floating-Point Matrix Multiplication on FPGAs
本研究针对SDP等应用对高精度运算的需求及现有处理器支持不足的问题，在FPGA上实现了binary128精度GEMM加速，性能达90GFlops，是20线程CPU的147倍，并首次成功加速了LU分解与SDP问题。
2023-06-07 cs.AR cs.DC cs.MS
The AetherFloat Family: Block-Scale-Free Quad-Radix Floating-Point Architectures for AI Accelerators
Keita Morisaki（独立研究者）
AetherFloat家族是一种面向AI加速器的无块缩放四进制浮点架构，通过显式尾数和四进制缩放实现更高的动态范围和更低的功耗，同时支持量化感知训练。
2026-02-26 cs.AR cs.LG
New Number Formats for FFT IP Cores in Optical OFDM Transceivers
RPTU University Kaiserslautern-Landau（莱茵兰-普法尔茨技术大学凯泽斯劳滕-兰道分校）；Radyalis LLC（Radyalis有限责任公司）
研究光正交频分复用收发器中FFT核数字格式，提出跨层协同设计方法，联合优化数字表示等。以128 Gbit/s收发器中256点FFT引擎为例，比较定点和低精度浮点格式，新格式保持误码率性能，降低功耗和面积。
2026-07-21 cs.AR
Accuracy-Configurable Floating-Point Multiplier Design for SRAM-Based Compute-in-Memory
Nanjing University of Science and Technology（南京理工大学）
针对SRAM存内计算中浮点运算的高开销问题，提出一种基于尾数分割的近似浮点乘法器，实现面积和功耗大幅降低且精度损失可忽略。
2026-06-07 cs.AR
MATLAB Simulator of Level-Index Arithmetic
本文提出一个MATLAB自定义精度模拟器以重新审视level-index算术，该工具箱能有效探索其在机器学习等窄位宽场景下避免浮点上溢/下溢的性能表现。
2024-04-26 cs.AR cs.MS cs.NA
Efficient Floating Point Arithmetic for Quantum Computers
量子计算的主要前景之一是利用叠加现象实现SIMD（单指令-多数据）操作。由于状态空间的维度随着量子比特的数量呈指数增长，我们可以很容易地达到这样的情况，即我们为每个数据点支付的数据处理指令少于一个量子门，这在经典计算中是相当昂贵的。然而，根据量子门来制定这样的指令仍然是一项具有挑战性的任务。因此，为更先进的数据处理奠定基础功能是推进量子计算领域的一个至关重要的主题。在本文中，我们介绍了所谓的半布尔多项式编码的形式主义。事实证明，算术$\mathbb{Z}/2^n\mathbb{Z}$环运算可以被公式化为半布尔多项式求值，这允许方便地生成无符号整数算术量子线路。对于算术计算，所得到的算法被称为傅立叶算法。我们扩展了这种类型的算法与额外的功能，如辅助免费就地乘法和整数系数多项式的评价。此外，我们引入了一个量身定制的方法编码签署整数成功的编码任意浮点数。浮点数的这种表示及其处理可以应用于任何执行无符号模整数算术的量子算法。我们讨论了半布尔多项式编码器的一些进一步的性能增强，最后提供一个复杂度估计。我们的方法的应用程序的32位无符号整数乘法表现出90%的电路深度减少相比，进位纹波的方法。
2021-12-20 cs.AR cs.ET quant-ph
Integer Representations in IEEE 754, Posit, and Takum Arithmetics
University of Cologne（科隆大学）
本文研究了 IEEE 754、OFP8、bfloat16、posits 和 takums 的整数表示能力，发现 takums 表现最佳，而 posits 无法有效扩展。
2025-11-25 cs.AR cs.DM
Shedding the Bits: Pushing the Boundaries of Quantization with Minifloats on FPGAs
School of Computing, National University of Singapore（新加坡国立大学计算机学院）；AMD Research and Advanced Development（AMD研究与高级开发部）；Tampere University（坦佩雷大学）；AMD（AMD公司）
本文提出minifloats低精度浮点格式，并在FPGA上系统比较其与整数表示在3至8位下的精度与硬件成本，证明其对视觉Transformer等负载具有优势。
2024-07-05 cs.AI cs.AR cs.CV
DHFP-PE: Dual-Precision Hybrid Floating Point Processing Element for AI Acceleration
Institute of Engineering and Technology, Devi Ahilya University, Indore, India（印度印多尔德维·阿希利亚大学工程技术学院）；NSDCS Research Group, Indian Institute of Technology Indore, India（印度理工学院印多尔分校NSDCS研究组）
本文提出一种支持FP8和FP4格式的双精度混合浮点MAC处理元件，通过创新的位分割技术实现高能效和高吞吐量的AI计算，相比现有设计在面积和功耗上分别节省60.4%和86.6%。
2026-04-08 cs.AR cs.RO eess.AS
Customizing Number Representation and Precision
Univ. Rennes（雷恩大学）；Inria（法国国家信息与自动化研究所）；IRISA（雷恩信息与随机系统研究所）；INSA（国立应用科学学院）；IETR（电子与电信研究所）
人们对降低精度算法的使用越来越感兴趣，最近对人工智能的兴趣加剧了这种兴趣，特别是深度学习。大多数架构已经提供了降低精度的能力（例如，8-位整数、16位浮点）。在FPGA中，任何数字格式和位宽都可以考虑。在计算机运算中，实数的表示是一个主要问题。定点（FxP）和浮点（FlP）是表示实数的主要选择，它们都有各自的优点和缺点。本章介绍了FxP和FlP两种数字表示，并对它们的成本、性能和能量以及它们对计算精度的影响进行了公平的比较。结果表明，FxP和FlP之间的选择并不明显，而且在很大程度上取决于所考虑的应用。在某些情况下，低精度浮点运算可能是最有效的，并且在能量受限的应用程序中提供了一些优于经典定点选择的优点。
2022-12-08 cs.AR cs.LG eess.SP
Training and inference of large language models using 8-bit floating point
Graphcore（Graphcore公司）
针对 FP8 动态范围有限导致的缩放选择难题，本文提出动态更新权重、梯度和激活值逐张量尺度的方法，并在 111M 至 70B 的 GPT 与 Llama 2 模型上验证 FP8 训练和推理。
2023-09-29 cs.AR cs.CL cs.ET
Quality Recovery for Quantized KV Caches via Low-Rank Attention Adaptation
College of Engineering, Al Ain University（阿联酋大学工程学院）
该研究提出低秩注意力适配方法，在保持量化器固定的情况下，可恢复量化KV缓存的困惑度质量，在TinyLlama、Gemma等模型上取得不同程度的性能提升，但困惑度恢复未同步提升长上下文检索能力。
2026-09-07 cs.AR cs.CL
Nanoscaling Floating-Point (NxFP): NanoMantissa, Adaptive Microexponents, and Code Recycling for Direct-Cast Compression of Large Language Models
Harvard University（哈佛大学）
随着尖端的大语言模型（LLM）不断改变各个行业，其快速增长的模型大小和序列长度导致了内存流量和容量挑战。最近，AMD、Arm、Intel、Meta、Microsoft、NVIDIA和Qualcomm提出了一个微尺度标准（Mx），该标准通过微指数增强块浮点运算，以实现有希望的困惑与足迹权衡。然而，微尺度在具有小于六位的现代LLM上遭受显著的困惑退化。本文概述了现代LLM，并确定了低比特微尺度格式的三个主要挑战，即，异常值的不准确跟踪、空的量化级别和浪费的二进制代码。作为响应，纳米尺度（NxFP）提出了三种技术，即，NanoMantissa、Adaptive Microexponent和Code Recycling，与最先进的MxFP相比，可实现更高的精度和更小的内存占用。在各种现代LLM上的直接投射推理的实验结果表明，我们提出的方法在MMLU基准测试中的困惑度和准确度方面均优于最先进的MxFP，最高可达0.64，最高可达30%。此外，NxFP将内存占用减少了16%，同时实现了与MxFP相当的复杂度。
2024-12-15 cs.AI cs.AR cs.DC
ReFloat: Low-Cost Floating-Point Processing in ReRAM for Accelerating Iterative Linear Solvers
ReFloat提出一种数据格式与加速器架构，在ReRAM中实现低成本浮点处理，加速迭代线性求解器，相比现有方案提速5.02至84.28倍。
2023-10-10 cs.AR cs.DC
Adaptive Block Floating-Point for Analog Deep Learning Hardware
Lightmatter, Inc.（Lightmatter公司）
模拟混合信号（AMS）设备承诺比数字设备更快、更节能的深度神经网络（DNN）推理。然而，最近的研究表明，AMS设备上具有定点数的DNN可能会因为精度损失而导致精度损失。为了减轻这种惩罚，我们提出了一种新的AMS兼容的自适应块浮点（ABFP）数表示。我们还介绍了放大（或增益）作为一种方法，用于提高数字表示的准确性，而不增加输出的位精度。我们在MLPerf数据中心推理基准测试中评估了ABFP在DNN上的有效性-与FLOAT 32相比，实现了低于$1\%$的准确性损失。我们还提出了一种新的AMS设备微调方法，差分噪声微调（DNF），与传统的量化感知训练相比，该方法对设备噪声进行采样以加快微调。
2022-05-12 cs.AR cs.LG
Implementation of float-float operators on graphics hardware
图形处理器（GPU）已经发展成为一个强大而灵活的处理器。最新的图形处理器提供完全可编程的顶点和像素处理单元，支持高达单浮点精度的向量运算。这种计算能力现在被用于通用计算。但是，某些应用需要比单精度的更高的精度。本文描述了一种44位浮点数格式的仿真及其相应的操作。一个实现的性能和准确性的结果。
2006-03-29 cs.AR cs.GR
Range, Not Precision: Block-Floating-Point Half-Precision FFT and SAR Imaging on Apple Silicon
Illumina
针对半精度FFT在雷达信号处理中因动态范围不足导致溢出的问题，提出固定移位块浮点调度方案，在Apple M1上实现首个保质的FP16 SAR流水线，性能提升2.2倍。
2026-05-27 cs.AR cs.PF
