SRAM Based Digital Custom Compute Engine for Improved Area Efficiency of AI Hardware
Indian Institute of Technology Indore（印度印多尔理工学院）
本文提出一种利用10T SRAM单元实现基于XNOR的存内计算架构，通过集成全加器减少路由复杂度，提升AI硬件面积效率。
2026-05-15 cs.AR
Mobile Machine Learning Hardware at ARM: A Systems-on-Chip (SoC) Perspective
University of Rochester（罗切斯特大学）；ARM Research（ARM研究院）
机器学习在AR/VR、ADAS等新兴移动应用领域中发挥着越来越重要的作用。因此，硬件架构师已经为机器学习算法（特别是神经网络）设计了定制硬件，以提高计算效率。然而，机器学习通常只是复杂端到端应用中的一个处理阶段，涉及移动片上系统（SoC）中的多个组件。只关注机器学习加速器会在系统（SoC）层面失去更大的优化机会。本文认为，硬件架构师应该扩大优化范围到整个SoC。我们展示了一个特定的案例研究在连续计算机视觉领域的摄像头传感器，图像信号处理器（ISP），存储器和NN加速器协同协同设计，以实现最佳的系统级效率。
2018-02-01 cs.AR cs.LG cs.NE
BEHAVE: Functional Behavior Modeling Enables Self-Improving Agents for Hardware Design and Verification
Stanford University（斯坦福大学）；Workato, Inc.（Workato公司）
BEHAVE通过功能行为建模为硬件设计验证智能体提供可靠反馈，支持自我改进，将Qwen3.8-27B的RTL pass@1从55.0%提升至75.0%。
2026-09-29 cs.AI cs.AR cs.LG
HBQ: Hierarchical Scaling Block Quantization with Hardware-Efficiency-Aware Design for Accurate LLM Inference
Cornell University（康奈尔大学）；Intel Corporation（英特尔公司）
该研究针对大语言模型推理的块量化设计空间不足问题，提出分层块量化HBQ，通过二级尾数缩放补偿大块误差，实现了比现有权重量化和块量化更高的面积、能量效率与推理速度，达到最优精度。
2026-09-23 cs.AI cs.AR cs.LG
PQA: Exploring the Potential of Product Quantization in DNN Hardware Acceleration
Cornell University（康奈尔大学）；Flower Labs（Flower实验室）；University of Cambridge（剑桥大学）
本文提出PQA硬件加速器，通过乘积量化将MAC替换为内存查找，并实证研究PQ参数化与训练方法，在紧凑型DNN上实现单位面积性能最高提升3.1倍且准确率损失极小。
2024-03-28 cs.AR cs.LG
HADAS: Hardware-Aware Dynamic Neural Architecture Search for Edge Performance Scaling
LAMIH/UMR CNRS, Université Polytechnique Hauts-de-France（法国上法兰西综合理工大学 LAMIH/法国国家科学研究中心联合研究单位）；University of California, Irvine（加州大学欧文分校）
动态神经网络（DyNN）已经成为在资源受限的边缘设备上实现智能同时保持计算效率的可行技术。在许多情况下，DyNN的实现可能是次优的，因为其底层骨干架构在设计阶段独立于以下两者而被开发：（i）动态计算特征，例如提前退出，以及（ii）底层硬件的资源效率特征，例如，动态电压和频率缩放（DVFS）。为了解决这个问题，我们提出了HADAS，这是一种新型的硬件感知动态神经架构搜索框架，它实现了DyNN架构，其骨干，早期退出功能和DVFS设置已经过联合优化，以最大限度地提高性能和资源效率。我们使用CIFAR-100数据集和一组不同的边缘计算平台进行的实验表明，与传统的动态模型相比，HADAS动态模型实现了高达57%的能效提升，同时保持了所需的准确度得分水平。我们的代码可在https://github.com/HalimaBouzidi/HADAS上获得
2022-12-06 cs.AR cs.LG cs.NE
NeuroNAS: Enhancing Efficiency of Neuromorphic In-Memory Computing for Intelligent Mobile Agents through Hardware-Aware Spiking Neural Architecture Search
New York University (NYU) Abu Dhabi（纽约大学阿布扎比分校）
针对智能移动代理低功耗需求，提出NeuroNAS框架，通过硬件感知脉冲神经架构搜索找到满足内存、面积等约束的高精度SNN架构，在多数据集上实现搜索加速与能效提升。
2025-04-18 cs.AI cs.AR cs.LG
Implementation of Goldschmidt's Algorithm with hardware reduction
已经开发了除法算法来减少延迟并提高处理器的效率。浮点除法被认为是高延迟操作。本文探讨了一个这样的划分算法，检查硬件框图，并提出了一种替代路径，可能是成本效益。
2019-09-23 cs.AR
IPU: Flexible Hardware Introspection Units
本文提出IPU硬件自省单元，以实时低开销监控芯片现场行为，解决硬件A/B测试、混淆硬件与软件问题，面积开销<1%且功耗<25mW，实现预取器评估、周期堆栈等新分析。
2025-09-26 cs.AR
Design Space Exploration and Optimization for Carbon-Efficient Extended Reality Systems
本研究针对计算系统缺乏碳、性能等多维度协同优化策略的问题，提出数据驱动的整体性设计探索框架，验证了AI/XR加速器、通用硬件及3D集成技术的碳效率提升效果。
2023-05-02 cs.AR
Lonic: Algorithm-Hardware Co-Design for Energy-Efficient Fully Local Online SNN Training with INT4 Precision
University of Virginia（弗吉尼亚大学）
本文提出Lonic，通过算法-硬件协同设计实现INT4精度的全局部在线SNN训练，在能效、速度等核心指标上显著优于Apple M4、Nvidia V100 GPU及多种专用加速器。
2026-08-14 cs.AR
NAX: Co-Designing Neural Network and Hardware Architecture for Memristive Xbar based Computing Systems
Purdue University（普渡大学）；Microsoft Corporation（微软公司）
使用忆阻交叉阵列（MCA）的存内计算（IMC）硬件越来越受欢迎，以加速深度神经网络（DNN），因为它解决了与von-Neumann架构相关联的“存储墙”问题。映射到这样的硬件的DNN的硬件效率（能量、延迟和面积）以及应用准确性（考虑设备和电路非理想性）共同取决于网络参数（诸如内核大小、深度等）和硬件架构参数（诸如交叉开关大小）。然而，网络和硬件参数两者的共同优化呈现了具有挑战性的搜索空间，其包括映射到变化的交叉开关尺寸的不同内核尺寸。为此，我们提出了NAX --一种高效的神经架构搜索引擎，它共同设计了基于神经网络和IMC的硬件架构。NAX探索上述搜索空间，以确定每个DNN层的内核和相应的交叉开关大小，从而实现硬件效率和应用准确性之间的最佳权衡。NAX的结果表明，网络在不同的网络层上具有异构的交叉开关大小，并在考虑交叉开关的非理想性的情况下实现了最佳的硬件效率和准确性。在CIFAR-10和Tiny ImageNet上，与基线ResNet-20和ResNet-18模型相比，我们的模型分别实现了0.8%，0.2%的准确性和17%，4%的EDAP（能量延迟面积积）。
2021-06-23 cs.AI cs.AR cs.ET
Closing the Gap Between Float and Posit Hardware Efficiency
Birla Institute of Technology and Science, Pilani, Hyderabad Campus（比拉理工学院，皮拉尼分校，海德拉巴校区）；Arizona State University（亚利桑那州立大学）
b-posit通过限制范围字段和优化硬件设计，在保持正数精度的同时，显著降低了功耗、面积和延迟，优于传统浮点和正数硬件。
2026-03-02 cs.AR
Sparsity-Aware Hardware-Software Co-Design of Spiking Neural Networks: An Overview
University of Arizona（亚利桑那大学）
本文综述了稀疏脉冲神经网络（SNNs）的硬件-软件协同设计，探讨了稀疏性表示、硬件架构和训练技术对硬件效率的影响，旨在为嵌入式神经形态系统利用稀疏SNNs的计算优势提供指导。
2024-08-26 cs.AI cs.AR
FireFly v2: Advancing Hardware Support for High-Performance Spiking Neural Network with a Spatiotemporal FPGA Accelerator
本文提出 FireFly v2 FPGA 加速器，通过四维并行时空数据流与高频脉动阵列支持含非脉冲操作的先进 SNN 端到端部署，并显著提升吞吐量、DSP 与功耗效率。
2023-09-28 cs.AR cs.NE
Hardware Accelerator for Adversarial Attacks on Deep Learning Neural Networks
Louisiana State University（路易斯安那州立大学）；Alibaba Group（阿里巴巴集团）
最近的研究发现，深度学习神经网络（DNN）容易受到人类视觉系统无法感知的细微扰动的影响，但可以欺骗DNN模型并导致错误的输出。提出了一类对抗性攻击网络算法，用于在不同情况下产生鲁棒的物理扰动。这些算法是通过提供训练未来防御网络的途径来推进安全深度学习的第一次努力，然而，它们固有的复杂性阻止了它们的更广泛使用。在本文中，我们提出了第一个基于忆阻器交叉阵列的对抗性攻击硬件加速器。我们的设计显著提高了视觉对抗扰动系统的吞吐量，这可以进一步提高未来深度学习系统的鲁棒性和安全性。基于该算法的唯一性，提出了对抗性攻击加速器（$A^3$）的四种实现方案，以提高吞吐量、能量效率和计算效率。
2020-08-03 cs.AR cs.LG eess.SP
To Spike or Not To Spike: A Digital Hardware Perspective on Deep Learning Acceleration
Politecnico di Torino（都灵理工大学）；Delft University of Technology（代尔夫特理工大学）；University of Zürich and ETH Zürich（苏黎世大学和苏黎世联邦理工学院）；University of California Santa Cruz（加州大学圣克鲁兹分校）
该研究从数字硬件视角定量对比ANN与SNN的加速技术及平台，明确二者适用场景，提出混合二者的方法或能实现最优效果，为深度学习硬件设计提供参考。
2024-01-28 cs.AI cs.AR cs.LG
Finesse: An Agile Design Framework for Pairing-based Cryptography via Software/Hardware Co-Design
针对配对密码学加速器设计周期长、难兼顾性能与灵活性的问题，提出基于软硬件协同设计的敏捷框架Finesse，通过专用编译器与多粒度模拟器实现协同优化，在吞吐量与面积效率上显著优于现有方案。
2025-09-12 cs.AR
Being-ahead: Benchmarking and Exploring Accelerators for Hardware-Efficient AI Deployment
已经开发了定制的硬件加速器，以提高DNN推理和训练的性能和效率。然而，现有的硬件加速器可能并不总是适合于处理各种DNN模型，因为它们的架构范例和配置权衡是高度特定于应用的。重要的是在最早阶段对加速器候选者进行基准测试，以收集全面的性能指标并定位潜在的瓶颈。在基准测试之后还出现了进一步的需求，这需要适当的解决方案来解决瓶颈并改进针对目标工作负载的当前设计。为了实现这些目标，在本文中，我们利用名为DNNExplorer的自动化工具来对定制的DNN硬件加速器进行基准测试，并探索具有更高性能和效率的新型加速器设计。主要功能包括（1）直接支持用于DNN工作负载分析的流行机器学习框架和用于快速加速器基准测试的准确分析模型;（2）具有高维设计空间支持和细粒度可调整性的新型加速器设计范例，以克服现有的设计缺陷;以及（3）设计空间探索（DSE）引擎，通过考虑目标AI工作负载和可用硬件资源来生成优化的加速器。结果表明，采用所提出的新范式的加速器可以提供高达4.2倍的吞吐量（GOP/s），比DNNBuilder中最先进的流水线设计高出4.2倍，并且在给定相同的DNN模型和资源预算的情况下，比最近发布的HybridDNN中的通用设计高出2.0倍的效率。借助DNNExplorer的基准测试和探索功能，我们可以在构建和优化定制AI加速器方面处于领先地位，并实现更高效的AI应用程序。
2021-04-06 cs.AR
STI-SNN: A 0.14 GOPS/W/PE Single-Timestep Inference FPGA-based SNN Accelerator with Algorithm and Hardware Co-Design
本文提出算法与硬件协同设计的 FPGA SNN 加速器 STI-SNN，通过 TET 时间剪枝、OS 数据流、压缩排序脉冲表示及可配置并行架构实现单时间步、低延迟高能效推理。
2025-06-10 cs.AR
HADES: Hardware Accelerated Decoding for Efficient Speculation in Large Language Models
University of Illinois Urbana-Champaign（伊利诺伊大学厄巴纳-香槟分校）
针对大语言模型规模复杂度提升带来的计算挑战，本文提出硬件加速解码方法HADES，设计了带硬件级推测解码支持的LLM加速器，验证其可显著提升运算效率，推动模型实用化。
2025-01-13 cs.AI cs.AR cs.CL
Beyond MACs: Deployment-Constrained Design Space Exploration for Tensorized Neural Networks
Department of Electrical；Computer Engineering, 1mm University of California, Santa Barbara, 1mm USA
本文提出了一种联合探索框架，通过统一设计空间优化张量神经网络的收缩路径、硬件架构和数据流映射，以提升边缘平台上的部署效率。
2026-11-03 cs.AI cs.AR
RAMAN: Resource-efficient ApproxiMate Posit Processing for Algorithm-Hardware Co-desigN
RAMAN提出基于近似posit(8,2)的MAC架构及算法-硬件协同设计框架，在FPGA和ASIC上实现高达46%的LUT节省和31.28%功耗降低，同时保持98.45%的手写数字识别精度。
2025-10-26 cs.AR cs.NE
Salca: A Sparsity-Aware Hardware Accelerator for Efficient Long-Context Attention Decoding
Fudan University（复旦大学）
本文提出Salca，通过软硬件协同设计，解决长上下文注意力解码中的计算与内存瓶颈，实现3.82倍速度提升和74.19倍能效提升。
2026-04-27 cs.AI cs.AR
NX-CGRA: A Programmable Hardware Accelerator for Core Transformer Algorithms on Edge Devices
NX-CGRA是一种面向边缘设备的可编程硬件加速器，通过粗粒度可重构阵列架构支持多种核心变压器算法，实现高效能与能效的平衡。
2025-11-21 cs.AR
A Fully Hardware Implemented Accelerator Design in ReRAM Analog Computing without ADCs
1 SKLP, \ Institute \ of \ Computing \ Technology, \ Chinese \ Academy \ of \ Sciences, \ Beijing, \ China
本文提出一种无需ADC和DAC的ReRAM模拟计算加速器RACA，利用ReRAM噪声实现随机二值化神经元及Sigmoid和SoftMax激活函数，在保持推理精度的同时提升能效和面积效率。
2024-12-27 cs.AI cs.AR
Resource-Efficient and Robust Inference of Deep and Bayesian Neural Networks on Embedded and Analog Computing Platforms
Ruprecht–Karls-University Heidelberg（海德堡大学）
本研究通过算法-硬件协同设计，从模型压缩、含噪训练、近似概率推理及概率光子计算等方向，实现了嵌入式与模拟平台上深度和贝叶斯神经网络的高效鲁棒推理，为可信节能机器学习系统奠基。
2025-10-28 cs.AR cs.LG cs.NE
Photonic Reconfigurable Accelerators for Efficient Inference of CNNs with Mixed-Sized Tensors
基于光子微谐振器（MRR）的硬件加速器已被证明可以为处理深度卷积神经网络（CNN）提供破坏性的加速和能效改进。然而，以前的基于MRR的CNN加速器无法为具有混合大小张量的CNN提供有效的适应性。这样的CNN的一个示例是深度可分离的CNN。在这种不灵活的加速器上使用混合大小的张量执行CNN的推理通常会导致硬件利用率低，这会降低加速器可实现的性能和能效。在本文中，我们提出了一种新的方式，在基于MRR的CNN加速器中引入可重构性，以实现加速器硬件组件和使用硬件组件处理的CNN张量之间的大小兼容性的动态最大化。基于加速器中所用硬件组件的布局和相对位置，我们将来自先前工作的最先进的基于MRR的CNN加速器分为两类。然后，我们使用我们的方法在这两个类的加速器中引入可重构性，从而提高它们的并行性，有效映射不同大小，速度和整体能源效率的张量的灵活性。我们评估我们的可重构加速器对三个以前的作品面积比例的前景（所有加速器的硬件面积相等）。我们对四种现代CNN的推理进行的评估表明，与先前工作中基于MRR的加速器相比，我们设计的可重构CNN加速器在每秒帧数（FPS）和FPS/W方面的改进高达1.8倍。
2022-07-12 cs.AI cs.AR cs.CV
ARMOR: Robust and Efficient CNN-Based SAR ATR through Model-Hardware Co-Design
University of Southern California（南加州大学）
ARMOR通过模型-硬件协同设计，在FPGA平台上实现SAR ATR的鲁棒性和高效性。
2026-03-04 cs.AR
Mining Secure Behavior of Hardware Designs
规范挖掘通过自动化硬件的安全规范提供了一种解决方案。规范挖掘器使用机器学习的一种形式，通过研究执行中的系统来指定系统的行为。然而，规范挖掘最初是为软件开发的。复杂的硬件设计为这项技术带来了独特的挑战。此外，规范矿工传统上捕获功能规范而没有安全性的概念，并且可能不使用描述某些安全要求所需的规范逻辑。这项工作演示了硬件安全的规范挖掘。在CISC架构（如x86）上，我演示了一个沿着控制信号划分设计状态空间的矿工发现了一个规范，该规范包括手动定义的属性，如果遵循该规范，将保护CPU设计免受内存汇孔和SYSRET特权升级的影响。对于时间属性，我证明了矿工使用安全特定的线性时序逻辑（LTL）模板规范检测可能会发现的属性，如果遵循，将安全的设计对历史记录的安全漏洞和对潜在的未来攻击针对系统初始化。对于信息流hyperproperties，我证明了矿工可以使用信息流跟踪（IFT）来开发包含设计者指定的信息流安全属性的输出属性，以及证明设计不包含某些常见弱点枚举（CWE）的属性。
2021-08-20 cs.AR cs.CR
Energy-Efficient Hardware-Accelerated Synchronization for Shared-L1-Memory Multiprocessor Clusters
对高度功率和能量受限的处理系统（例如物联网（IoT）的端节点）的性能需求急剧增长，导致并行近阈值计算（NTC），将低电压操作的能效优势与并行系统的典型性能结合起来。共享L1内存多处理器集群是一种很有前途的架构，提供GOPS量级的性能和超过100 GOPS/W的能效。然而，这种计算效率水平只能通过最大化集群中可用的处理元件（PE）的有效利用来达到。与此同时，PE到PE同步和通信的优化是性能的关键因素。在这项工作中，我们描述了一个轻量级的硬件加速的同步和通信单元（SCU）的紧耦合集群的处理器。我们详细介绍了该架构，它可以实现细粒度的每PE电源管理，并将其集成到八核RISC-V处理器集群中。为了验证所提出的解决方案的有效性，我们采用先进的22 nm FDX技术实现了八核集群，并使用可调微基准测试和一组实际应用程序和内核评估了性能和能效。所提出的解决方案允许小到42个周期的无同步区域，当将微基准测试限制为10%同步开销时，比基于快速测试和设置访问L1内存的基线实现小41倍以上。在实际DSP应用中进行评估时，建议的SCU平均性能提高了92%和23%，平均能效提高了98%和39%。
2020-04-14 cs.AR eess.SP
AES-RV: Hardware-Efficient RISC-V Accelerator with Low-Latency AES Instruction Extension for IoT Security
针对现有AES硬件加速器的性能、能效与灵活性局限，本文提出集成三项创新的AES-RV RISC-V加速器，在FPGA上实现后相较传统平台及前沿方案均有显著优势，适用于安全高性能嵌入式系统。
2025-05-17 cs.AR cs.CR
LLM-enabled Behavior Driven Development Workflow for Formally Verified Hardware Designs
DFKI GmbH（德国人工智能研究中心）；University of Bremen（不来梅大学）
本文提出一种基于LLM的行为驱动硬件开发工作流，利用受控自然语言规范（FV Gherkin场景）结合形式化属性验证，显著提升RTL设计功能正确性与断言覆盖率。
2026-09-15 cs.AR cs.SE
In-Situ Hardware Error Detection Using Specification-Derived Petri Net Models and Behavior-Derived State Sequences
本文提出基于规范推导Petri网和行为推导状态转移的两种控制流监控方法，在四种硬件设计上验证能以约10%面积开销检测48%至100%的软错误故障。
2025-05-08 cs.AR
RISC-NN: Use RISC, NOT CISC as Neural Network Hardware Infrastructure
神经网络（NN）已被证明是分析大数据的强大工具。然而，传统的CPU无法实现NN应用所需的性能和/或能效。因此，已经使用或设计了许多NN加速器来满足这些目标。这些加速器都分为三类：GPGPU，ASIC NN加速器和CISC NN加速器。虽然CISC NN加速器可以实现比GPGPU小得多的内存占用，从而提高能源效率，但由于其CISC架构继承的可编程性差，它们仍然无法提供与ASIC NN加速器相同的数据重用优化水平。我们认为，对于NN加速器，RISC是比CISC更好的设计选择，通用处理器也是如此。我们提出了RISC-NN，一种新的众核RISC为基础的神经网络加速器，实现了高表现力和高并行性，具有较强的可编程性和低的控制硬件成本。我们表明，RISC-NN可以实现最先进的CISC NN加速器的所有必要指令;同时，RISC-NN设法实现高级优化，例如多级数据重用和支持以前只存在于ASIC NN加速器中的稀疏NN应用。实验结果表明，RISC-NN在各种NN应用中的平均性能效率是最先进的Nvidia TITAN Xp GPGPU的11.88倍。RISC-NN在CNN、MLP和LSTM应用中的平均性能效率分别是基于CISC的TPU的1.29倍、8.37倍和21.71倍。最后，RISC-NN可以实现额外的26.05%的性能提高和33.13%的能源减少后，应用修剪稀疏NN应用程序。
2021-03-23 cs.AR
Sustainable AI Training via Hardware-Software Co-Design on NVIDIA, AMD, and Emerging GPU Architectures
Meta Platforms Inc.（Meta平台）
本文研究面向 NVIDIA、AMD 及新兴 GPU 架构的硬件-软件协同设计方法，通过张量核心、内存优化、混合精度和能量感知调度等手段提升 AI 训练能效，并结合真实案例证明可在不牺牲性能的前提下降低环境影响。
2025-07-28 cs.AI cs.AR cs.DC
A Hardware Platform for Efficient Multi-Modal Sensing with Adaptive Approximation
University of Cambridge（剑桥大学）
我们提出了Warp，一个支持近似计算，传感器能量优化和能量回收系统研究的硬件平台。Warp集成了11个最先进的传感器集成电路，计算和能量回收电源，所有这些都在一个只有3.6 cm x 3.3 cm x 0.5 cm的微型系统中。Warp的传感器集成电路总共包含21个传感器，具有一系列精度和准确度，用于测量加速度、角速率、磁通量密度（罗盘航向）、湿度、大气压力（海拔）、红外辐射、环境温度和颜色等8种传感模式。Warp使用模拟电路和数字控制的组合，以促进传感器和通信精度，能源效率和性能之间的进一步权衡。本文介绍了Warp的设计，并提出了我们的硬件实现的评价。结果显示了Warp的设计如何实现性能和能效与准确性的权衡。
2018-04-06 cs.AR cs.ET cs.RO
XNORBIN: A 95 TOp/s/W Hardware Accelerator for Binary Convolutional Neural Networks
ETH Zurich（苏黎世联邦理工学院）
部署最先进的CNN需要耗电的处理器和片外存储器。这排除了在低功耗嵌入式系统中实现CNN。最近的研究表明，CNN维持极端量化，将其权重和中间特征映射二值化，从而节省8-32 \x内存，并将能量密集型产品总和压缩为XNOR和popcount操作。我们提出了XNORBIN，一个二进制CNN的加速器，计算与内存紧密耦合，以实现积极的数据重用。XNORBIN采用UMC 65 nm技术实现，在0.8 V时的能效为95 TOp/s/W，面积效率为2.0 TOp/s/MGE。
2018-03-05 cs.AI cs.AR cs.CV
STISA: A 0.16 GOPS/W/PE Single-Shot Inference FPGA-based SNN Accelerator with Algorithm and Hardware Co-Design
Zhejiang University-University of Illinois Urbana-Champaign Institute, Zhejiang University（浙江大学伊利诺伊大学厄巴纳香槟校区联合学院，浙江大学）；Singapore University of Technology and Design（新加坡科技设计大学）
本研究提出基于FPGA的STISA SNN加速器，通过算法-硬件协同设计，采用TSC、TPOS映射与BMS架构，在多数据集上实现精度、延迟与能效的平衡，能效达0.16 GOPS/W/PE，优于现有同类加速器。
2026-10-14 cs.AR
Structured Weight Matrices-Based Hardware Accelerators in Deep Neural Networks: FPGAs and ASICs
Syracuse University（雪城大学）；City University of New York, City College（纽约城市大学城市学院）
工业界和学术界都对硬件加速进行了广泛的研究。在这项工作中，以解决日益增长的需求，在计算能力和内存需求，我们提出了结构化的权重矩阵（SWM）为基础的压缩技术\emph{field programmable gate array}（FPGA）和\emph{application-specific integrated circuit}（ASIC）的实现。在算法部分，基于SWM的框架采用块循环矩阵，以实现精确度和压缩比之间的细粒度权衡。对于每一层以及训练和推理阶段，基于SWM的技术可以将计算复杂性从O（$n^2$）降低到O（$n\log n$），并且将存储复杂度从O（$n^2$）降低到O（$n$）。对于深度卷积神经网络（DCNN）的FPGA实现，与使用MNIST，SVHN和CIFAR-10数据集的相同精度约束下的IBM TrueNorth处理器基线相比，使用基于SWM的框架，我们分别实现了至少152倍和72倍的性能和能效提高。对于长短期记忆（LSTM）网络上的FPGA实现，与基线加速器相比，所提出的基于SWM的LSTM可以实现高达21倍的性能增强和33.5倍的能效增益。对于ASIC实现，基于SWM的ASIC设计在功耗、吞吐量和能效方面表现出令人印象深刻的优势。实验结果表明，该方法非常适合将DNN应用到FPGA和移动/物联网设备上。
2018-03-28 cs.AR cs.DC cs.LG
xPUE: Extending Power Usage Effectiveness Metrics for Cloud Infrastructures
本文提出xPUE指标，将传统PUE扩展到从硬件到软件层的云基础设施全栈能效评估，为云生态提供实时、多视角的能耗优化依据。
2025-03-10 cs.AR cs.DC
Vector-Centric Machine Learning Systems: A Cross-Stack Approach
本论文采用跨栈方法，从算法、系统和硬件层面提出PipeRAG、FANNS、MicroRec等解决方案，全面优化了RAG、向量搜索和推荐系统等以向量为中心的机器学习系统的服务效率。
2025-08-11 cs.AR cs.DB cs.DC
ApproXAI: Energy-Efficient Hardware Acceleration of Explainable AI using Approximate Computing
University of Missouri-Columbia（密苏里大学哥伦比亚分校）
ApproXAI通过近似计算提升XAI硬件加速的能效，实现实时场景下的高效解释性AI部署。
2025-05-12 cs.AI cs.AR
Hardware Acceleration of LLMs: A comprehensive survey and comparison
University of West Attica（西阿提卡大学）
本文综述面向 LLM Transformer 的硬件加速框架，并通过将不同工艺下的性能与能效外推至同一技术，结合多款 FPGA 实测实现公平比较。
2024-09-05 cs.AI cs.AR
Bit-balance: Model-Hardware Co-design for Accelerating NNs by Exploiting Bit-level Sparsity
位串行结构可以处理具有不同权重精度的神经网络（NN），与位并行结构相比实现了更高的资源效率。此外，由于神经网络的容错性，权值中包含大量的零比特，这表明可以进一步利用神经网络的比特稀疏性来提高性能。然而，每个权重中的零位的不规则比例导致处理元件（PE）阵列中的不平衡工作负载，这降低了性能或引起稀疏处理的开销。因此，本文提出了一种比特稀疏量化方法，在保证精度损失较小的前提下，使每个权值的比特稀疏率保持在一定值以内，以平衡负载。然后，我们共同设计了一个稀疏位串行架构，称为比特平衡，以提高整体性能，支持权重位稀疏和自适应位宽计算。整个设计采用65 nm技术在1 GHz下实现，并分别为AlexNet，VGG-16，ResNet-50和GoogleNet执行326，30，56和218帧/秒。与稀疏比特串行加速器Bitlet相比，Bit-balance实现了1.8倍~ 2.7倍的能量效率（帧/J）和2.1倍~ 3.7倍的资源效率（帧/mm 2）。
2023-02-01 cs.AR cs.DC
Hardware-Algorithm Co-Optimization of Early-Exit Neural Networks for Multi-Core Edge Accelerators
TICLab, International University of Rabat（国际拉巴特大学 TICLab）；MICAS, KU Leuven（鲁汶大学 MICAS）
本文提出一种硬件-算法协同设计框架，用于优化早期退出神经网络在多核边缘加速器上的部署，通过分析量化、退出配置和多核加速器映射的交互，提升能效和降低延迟。
2026-10-02 cs.AR cs.CC cs.CV
