Silicon Photonic Microring Based Chip-Scale Accelerator for Delayed Feedback Reservoir Computing
University of Kentucky（肯塔基大学）
为了执行时间和顺序的机器学习任务，由于RNN的训练复杂性，传统的递归神经网络（RNN）的使用已经减少。为此，用于延迟反馈储备池计算（DFRC）的加速器由于其简单的硬件实现而代替RNN引起了人们的注意。DFRC加速器的典型实现由延迟环路和单个非线性神经元组成，它们一起充当用于计算的多个虚拟节点。在先前的工作中，光子DFRC加速器已经显示出与其电子对应物相比在快速计算方面的无可争议的优势。在本文中，我们提出了一个更节能的芯片级DFRC加速器，采用硅光子微（MR）为基础的非线性神经元与片上光子波导为基础的延迟反馈回路。我们的评估表明，与之前工作中的一个著名的光子DFRC加速器相比，我们提出的基于MR的DFRC加速器分别实现了NARMA10和Santa Fe时间序列预测任务的归一化均方根误差（NRMSE）降低35%和98.7%。此外，我们的基于MR的DFRC加速器实现了58.8%的低符号出错率（SER）的非线性信道均衡任务。此外，我们的基于MR的DFRC加速器与之前的电子和光子DFRC加速器相比，训练时间分别快了98%和93%。
2021-01-03 cs.AR cs.ET cs.LG
RecLight: A Recurrent Neural Network Accelerator with Integrated Silicon Photonics
Colorado State University（科罗拉多州立大学）
递归神经网络（RNN）用于学习数据序列中的依赖关系的应用，例如语音识别、人类活动识别和异常检测。近年来，较新的RNN变体，如GRU和LSTM，已被用于实现这些应用程序。由于许多这些应用程序都是在实时场景中使用的，因此加速RNN/LSTM/GRU推理至关重要。在本文中，我们提出了一种新的光子硬件加速器RecLight，用于加速简单的RNN，GRU和LSTM。仿真结果表明，与最先进的技术相比，RecLight的每比特能量降低了37倍，吞吐量提高了10%。
2022-08-31 cs.AR cs.LG cs.NE
Academia x Industry: The Role of Fundamentals for Silicon in an AI Native Era
Meta Reality Labs Silicon；Meta Reality Labs Research（Meta现实实验室）；Meta FAIR；New York University（纽约大学）；Stanford University（斯坦福大学）
本文联合学术界与工业界视角，强调硅片设计基础在AI原生时代的重要性，以推动社区向AI原生硅片未来过渡。
2026-09-10 cs.AR
NEUROPULS: NEUROmorphic energy-efficient secure accelerators based on Phase change materials aUgmented siLicon photonicS
NEUROPULS项目利用增强硅光子技术开发安全节能的RISC-V接口神经形态加速器，构建三个平台，面向GNSS抗干扰、自动驾驶和边缘异常检测等边缘计算用例，并关注可靠性与安全性。
2023-05-04 cs.AR eess.SP
A Low-Dissipation and Scalable GEMM Accelerator with Silicon Nitride Photonics
针对基于SOI的MRR光子GEMM加速器散射损耗高和双光子吸收导致性能受限的问题，提出基于氮化硅的SiNPhAR架构，显著提升了并行度、吞吐量和能效。
2024-02-16 cs.AR cs.ET cs.PF
Accelerating Diffusion Models for Generative AI Applications with Silicon Photonics
Colorado State University（科罗拉多州立大学）
本文提出一种基于硅光子学的扩散模型加速器，显著提升能效和吞吐量，用于生成式人工智能应用。
2026-03-08 cs.AR cs.LG
GHOST: A Graph Neural Network Accelerator using Silicon Photonics
Colorado State University（科罗拉多州立大学）
本文提出首个面向图神经网络的硅光子硬件加速器GHOST，在光域分别实现GNN三个主要阶段，仿真显示其吞吐量和能效显著优于GPU、TPU及现有GNN加速器。
2023-07-04 cs.AI cs.AR cs.ET
TRON: Transformer Neural Network Acceleration with Non-Coherent Silicon Photonics
Colorado State University（科罗拉多州立大学）
Transformer神经网络正迅速集成到自然语言处理（NLP）和计算机视觉的最先进解决方案中。然而，这些模型的复杂结构为加速其在传统电子平台上的执行带来了挑战。我们提出了第一个硅光子硬件神经网络加速器TRON，用于基于变压器的模型，如BERT和视觉Transformer。我们的分析表明，与最先进的Transformer加速器相比，TRON的吞吐量至少提高了14倍，能效提高了8倍。
2023-03-22 cs.AR cs.LG
Accelerating Neural Networks for Large Language Models and Graph Processing with Silicon Photonics
Colorado State University（科罗拉多州立大学）
本文提出基于硅光子技术的新型硬件加速器，用于加速大语言模型中的Transformer神经网络和图神经网络，实验表明其相比最先进电子加速器实现至少10.2倍吞吐量提升和3.8倍能效提升。
2024-01-12 cs.AR cs.LG
PhotoGAN: Generative Adversarial Neural Network Acceleration with Silicon Photonics
Colorado State University（科罗拉多州立大学）
针对GAN在传统电子加速器上因转置卷积和实例归一化导致的高能耗与低效问题，提出首个硅光子加速器PhotoGAN，利用高吞吐量和稀疏优化，实现至少4.4倍GOPS提升和2.18倍EPB降低。
2025-01-23 cs.AR cs.LG
Opto-ViT: Architecting a Near-Sensor Region of Interest-Aware Vision Transformer Accelerator with Silicon Photonics
提出首个基于硅光子的近传感器区域感知ViT加速器Opto-ViT，采用混合电子-光子架构处理矩阵乘法，并引入轻量级MGNet剪枝无关补丁，实现高达84%的能耗节省且精度损失极小。
2025-07-16 cs.AR
Sustainable Hardware Specialization
本文探讨通过可重构逻辑实现可持续硬件专用化，提出分析模型评估用CGRA替代专用加速器的可持续性，发现可显著降低环境足迹。
2024-11-14 cs.AR
Gemini: Mapping and Architecture Co-exploration for Large-scale DNN Chiplet Accelerators
针对后摩尔时代大规模DNN小芯片加速器面临的架构与映射挑战，本文提出协同探索方法，以最大化小芯片技术优势并最小化其封装与接口成本。
2023-12-27 cs.AR
A Survey on Silicon Photonics for Deep Learning
深度学习在解决计算机视觉、自然语言处理和通用模式识别等领域的一些非常困难的问题方面取得了前所未有的成功。这些成就是数十年来对更好的训练技术和更深层次的神经网络模型进行研究的结果，也是用于训练和执行深度神经网络模型的硬件平台的改进。近年来，许多用于深度学习的专用集成电路（ASIC）硬件加速器由于其比传统CPU和GPU架构更高的性能和能效而引起了人们的兴趣。然而，这些加速器受到基本瓶颈的限制，这是由于1）CMOS缩放速度的放缓，这限制了新兴电子处理器的计算和每瓦性能能力，以及2）使用金属互连进行数据移动，这不能很好地扩展，并且是几乎所有当代处理器中带宽，延迟和能源效率低下的主要原因。硅光子学已经成为一种很有前途的CMOS兼容替代品，可以实现新一代的深度学习加速器，可以使用光进行通信和计算。本文概述了硅光子学加速深度学习的前景，并以自下而上的方式涵盖了设计抽象的发展，以传达硅光子学范式在深度学习加速背景下的能力和局限性。
2021-02-26 cs.AR cs.ET
A Full-Stack Performance Evaluation Infrastructure for 3D-DRAM-based LLM Accelerators
Peking University（北京大学）；Xi’an UniIC Semiconductors（西安联芯半导体）；Houmo AI（厚墨智能）；HKUST（香港科技大学）
本文提出ATLAS框架，通过统一抽象支持任意LLM推理场景，验证其在真实硅片上的高精度模拟性能，为3D-DRAM内存系统和加速器微架构设计提供指导。
2026-04-09 cs.AR
HyperCroc: End-to-End Open-Source RISC-V MCU with a Plug-In Interface for Domain-Specific Accelerators
ETH Zurich（苏黎世联邦理工学院）；lowRISC C.I.C.（低硅研究公司）；University of Bologna（博洛尼亚大学）
HyperCroc是一款端到端开源RISC-V微控制器，集成HyperBus控制器和DMA引擎，支持专用加速器插件，实现高效数据传输和低功耗运行。
2026-03-12 cs.AR
AI-Assisted Design of a Post-Quantum Cryptographic Accelerator: A Deployed-Silicon Case Study
Lucid Motors；EYL Inc.（EYL公司）
该研究采用AI辅助设计后量子密码加速器，通过字节级黄金参考预言机与随机对抗性浸泡测试填补标准检测的漏洞，在Kintex-7芯片上实现高占用率部署，验证了AI生成后量子密码硬件的可靠性。
2026-09-04 cs.AR cs.CR
ARAPrototyper: Enabling Rapid Prototyping and Evaluation for Accelerator-Rich Architectures
与传统的通用处理器相比，加速器丰富架构（ARA）可以提供数量级的性能和能量增益，并正在成为暗硅时代最有前途的解决方案之一。然而，与通用核、加速器、定制的片上互连和存储器系统之间的复杂交互相关的许多设计问题仍然不清楚并且难以评估。在本文中，我们设计和实现的ARAPrototyper，使快速的设计空间探索真正的硅ARA和减少繁琐的原型工作远远下降到可管理的努力。首先，ARAPrototyper提供了一个可重用的基线原型，具有高度可定制的内存系统，包括加速器和缓冲器之间的互连，缓冲器和末级缓存（LLC）或DRAM之间的互连，LLC或DRAM的一致性选择，以及地址转换支持。其次，ARAPrototyper提供了一个干净的界面，可以快速集成用户自己用高级合成（HLS）代码编写的加速器。整个设计流程高度自动化，以在FPGA片上系统（SoC）上生成ARA原型。第三，为了快速开发在ARA原型上无缝运行的应用程序，ARAPrototyper提供了一个系统软件栈，将加速器抽象为软件库，并为软件开发人员提供API。我们的实验结果表明，ARAPrototyper能够以可管理的原型工作为ARA进行广泛的设计空间探索，其评估时间比全系统模拟快4，000倍至10，000倍。我们相信ARAPrototyper可以成为ARA设计和评估的一个有吸引力的选择。
2016-10-31 cs.AR
Integrated Photonic AI Accelerators under Hardware Security Attacks: Impacts and Countermeasures
本文研究集成光子AI加速器在硬件安全攻击下的漏洞，分析攻击对功率、相位分布及精度的影响，并提出相应的防御对策。
2023-09-05 cs.AR cs.CR cs.ET
An Energy-Efficient Heterogeneous Memory Architecture for Future Dark Silicon Embedded Chip-Multiprocessors
主存储器在嵌入式系统的总能耗中起着重要的作用。在未来的纳米级设计中使用传统的存储器技术会导致泄漏功耗和温度相关问题的急剧增加。新兴的非易失性存储器（NVM）技术提供了许多期望的特性，诸如接近零的泄漏功率、高密度和非易失性。它们可以显着减轻未来嵌入式芯片多处理器（eCMP）系统中的内存泄漏功耗问题。然而，它们遭受诸如有限的写入耐久性和高写入能耗的挑战，这限制了它们在现代存储器系统中的采用。在这篇文章中，我们提出了一个凸优化模型来设计一个3D堆叠混合存储器架构，以最大限度地减少未来嵌入式系统在暗硅时代的能耗。该方法满足耐久性约束，以设计一个可靠的存储系统。我们的凸模型优化了eDRAM和STT-RAM存储体在存储层上的数量和位置，以在未来的eCMP中利用这两种技术的优势。能源消耗，在暗硅时代的主要挑战，在这项工作中表示为一个主要目标，它是最小化的详细的优化模型，以设计一个暗硅感知的3D芯片多处理器。实验结果表明，与基线存储器设计相比，所提出的架构提高了3D CMP的平均能耗和性能分别约61.33%和9%。
2019-12-13 cs.AR
SF-MMCN: Low-Power Sever Flow Multi-Mode Diffusion Model Accelerator
Chang Gung University（长庚大学）；Singapore University of Technology and Design（新加坡科技设计大学）
本文提出SF-MMCN加速器，通过引入服务器流和流水线技术减少处理单元数量，在TSMC 90nm工艺下实现功耗降低92%、面积减少70%且效率提升81倍。
2024-09-26 cs.AR cs.CV
Accelerator Codesign as Non-Linear Optimization
我们提出了一种优化方法，用于确定硬件和软件参数的高效率的实施（家庭）的应用程序称为密集模板计算可编程GPGPU。我们首先介绍了一个简单的，分析模型的硅面积使用的加速器架构和模板计算的工作负载表征。我们结合这个特性与参数化的执行时间模型，并制定一个数学优化问题。该问题寻求最大化“所有硬件和软件参数”的共同目标函数。因此，解决这个问题的方案“解决”了协同设计问题：同时选择软件-硬件参数以优化总体性能。我们通过提出NVIDIA Maxwell GTX-980（分别为Titan X）的架构变体来验证这种方法，这些架构变体专门针对四种常见的2D stentleman（Heat，Jacobi，Laplacian和Gradient）和两种3D stentleman（Heat和Laplacian）的预定工作负载进行调整。我们的模型预测，通过对硬件参数进行简单的调整，例如通过改变流式多处理器的数量和每个处理器包含的计算核心的数量来调整粗粒度和细粒度并行性，性能可能会提高28%（分别为33%）。我们提出了一组帕累托最优设计点，以利用性能和硅面积之间的权衡，并表明通过额外消除GPU缓存，我们可以得到进一步的2倍改进。
2017-12-13 cs.AR
Neuro-Photonix: Enabling Near-Sensor Neuro-Symbolic AI Computing on Silicon Photonics Substrate
本研究提出首款面向视觉应用的近传感器神经符号AI计算加速器Neuro-Photonix，基于硅光子衬底实现，通过光子器件、低成本ADC及超维向量支持，在保持精度的同时大幅降低IoT场景的计算功耗与延迟。
2024-12-13 cs.AR
NTX: An Energy-efficient Streaming Accelerator for Floating-point Generalized Reduction Workloads in 22nm FD-SOI
用于深度学习等多重累积（MAC）密集型工作负载的专用协处理器在从GPU到移动SoC的SoC平台中越来越普遍。在本文中，我们重新审视NTX（一种为大规模训练深度神经网络而开发的高效加速器），将其作为广义MAC和简化流引擎。该架构由一组32位浮点流协处理器组成，这些协处理器松散耦合到负责编排数据移动和计算的RISC-V核心。最近在22 nm FD-SOI技术中的硅实现的布局后结果显示，该加速器在1.25 GHz和168 mW下能够提供高达20 Gflop/s的性能。基于这些结果，我们表明，缩小到14 nm的NTX版本可以在10.4倍的硅面积上实现比当代GPU高3倍的能效，以及1.4 Tflop/s的计算性能，用于训练具有全浮点精度的大型最先进网络。对MAC密集型内核的扩展评估表明，NTX在机器学习之外的一般减少工作负载中可以始终实现高达87%的峰值性能。其模块化架构支持从高性能GPU级到低功耗嵌入式场景的不同规模部署。
2018-12-01 cs.AR cs.DC
The BaseJump Manycore Accelerator Network
BaseJump众核加速器网络是一个开源的基于网格的片上网络，它是利用Bespoke Silicon Group在设计众核架构方面20多年的经验而设计的。它已被用于16纳米511核RISC-V兼容性芯片Davidson等人（2018），形成了1 GHz 496核RISC-V众核和10核始终在线低电压复合体的基础。它也被用于180纳米BSG Ten芯片，该芯片具有十个核心和一个通过片外链路延伸到FPGA的网格。为了方便开源社区使用BaseJump Manycore网络，我们解释了网状网络的思想，协议，接口和潜在用途。我们还展示了一个源代码示例，演示了如何将用户设计集成到网状网络中。
2018-08-15 cs.AR
PICNIC: Silicon Photonic Interconnected Chiplets with Computational Network and In-memory Computing for LLM Inference Acceleration
本文提出PICNIC加速器，通过硅光互连、存内计算和芯粒聚类与功耗门控方案，显著提升LLM推理的加速比与能效。
2025-11-06 cs.AR
Redwood: A Frontier AI Accelerator Designed, Verified, and Deployed from Scratch in 2 Weeks by AI
Architect Labs（建筑师实验室）
该研究提出端到端AI系统实现软硬件协同设计验证，2周内自主生成Redwood AI加速器，其性能功耗比优于Jetson，是首个AI端到端设计的可生产AI加速器。
2026-08-31 cs.AI cs.AR
NX-CGRA: A Programmable Hardware Accelerator for Core Transformer Algorithms on Edge Devices
NX-CGRA是一种面向边缘设备的可编程硬件加速器，通过粗粒度可重构阵列架构支持多种核心变压器算法，实现高效能与能效的平衡。
2025-11-21 cs.AR
Synapse Compression for Event-Based Convolutional-Neural-Network Accelerators
GrAI Matter Labs（GrAI Matter实验室）
制造可行的神经形态芯片需要新颖的计算机体系结构来实现大脑毫不费力地支持的大规模并行和高效的信息处理。新兴的基于事件的架构正在使这一梦想成为现实。然而，突触连接的大内存需求是现代卷积神经网络（CNN）在大规模并行、基于事件（尖峰）架构上执行的一个障碍。这项工作克服了这一障碍，通过贡献一个轻量级的硬件方案，压缩突触存储器的要求了几千倍，使复杂的CNN在一个小形状因子的单个芯片上执行。在12纳米技术的硅实现表明，该技术只增加了2%的系统的实施成本，尽管实现了高达374倍的总内存占用减少相比，以前公布的最好的技术。
2023-01-24 cs.AI cs.AR
ITA: An Energy-Efficient Attention and Softmax Accelerator for Quantized Transformers
ETH Zürich（苏黎世联邦理工学院）；University of Bologna（博洛尼亚大学）
本文提出ITA加速器，通过8位量化和仅基于整数的流式softmax实现，在嵌入式系统上实现高效Transformer推理，达到16.9 TOPS/W能效和5.93 TOPS/mm²面积效率。
2023-07-10 cs.AR cs.LG
Hydra: An Accelerator for Real-Time Edge-Aware Permeability Filtering in 65nm CMOS
许多现代视频处理流水线依赖于边缘感知（EA）滤波方法。然而，最近的高质量的方法是具有挑战性的实时运行在嵌入式硬件上，由于其计算负载。为此，我们提出了一个高质量的EA方法的面积效率和实时能力的硬件实现。特别是，我们专注于最近提出的渗透性过滤器（PF），提供有前途的质量和性能的HDR色调映射，视差和光流估计领域。我们提出了一种高效的硬件加速器，实现了低片上存储器要求和显着降低外部存储器带宽（6.4倍w.r.t.非平铺PF）。该设计采用65 nm CMOS技术流片，能够过滤24.8 Hz的720 p灰度视频，并实现6.7 GFLOPS/mm 2的高计算密度（当扩展到相同的技术节点时，比嵌入式GPU高12倍）。低面积和带宽要求使加速器非常适合集成到硅面积预算受限且外部存储器通常是严重竞争资源的SoC中。
2017-11-08 cs.AR cs.GR eess.IV
LiteCON: An All-Photonic Neuromorphic Accelerator for Energy-efficient Deep Learning (Preprint)
University of California, San Diego（加州大学圣地亚哥分校）
深度学习在当今的数据密集型时代非常普遍。特别地，卷积神经网络（CNN）正被广泛用于各种领域以获得优异的精度。然而，在传统的CPU和GPU上计算深度CNN会带来一些性能和能源陷阱。基于ASIC、FPGA和连续存储器器件的几种新方法最近已经被证明具有很好的效果。它们中的大多数只针对深度学习的推理（测试）阶段。设计一个既能训练又能推理的成熟的深度学习加速器的尝试非常有限。这是由于训练阶段的高度计算和内存密集型。在本文中，我们提出了LiteCON，一种新型的模拟光子学CNN加速器。LiteCON使用基于硅微磁盘的卷积、基于忆阻器的存储器和密集波分复用技术来实现节能和超快的深度学习。我们使用商业CAD框架（IPKISS）在包括LeNet和VGG-Net在内的深度学习基准模型上评估LiteCON。与最先进的技术相比，LiteCON将CNN的吞吐量、能效和计算效率分别提高了32倍、37倍和5倍，而精度下降微不足道。
2022-06-28 cs.AR cs.ET cs.LG
SafeLight: Enhancing Security in Optical Convolutional Neural Network Accelerators
Colorado State University（科罗拉多州立大学）；University of Kentucky（肯塔基大学）
针对光学神经网络（ONN）加速器面临的硬件木马（HT）攻击威胁，本文分析其对CNN模型性能的影响，提出增强鲁棒性的技术以恢复精度下降，提升光学卷积神经网络加速器的安全性。
2024-11-22 cs.AR cs.CR cs.LG
ELSA: A Throughput-Optimized Design of an LSTM Accelerator for Energy-Constrained Devices
Arizona State University（亚利桑那州立大学）
人工智能技术发展和扩散的下一个重要步骤将是嵌入式和移动系统中神经网络（NN）模型的集成。这就要求在硅中设计紧凑、节能的NN模型。在本文中，我们提出了一个可扩展的ASIC设计的LSTM加速器命名为ELSA，这是适合于能源受限的设备。它包括几个建筑创新，以实现小面积和高能效。为了减少整体设计的面积和功耗，ELSA的计算密集型单元采用近似乘法，仍然实现高性能和准确性。通过弹性流水线阶段的有效同步以最大化利用率来进一步提高性能。本文还包括ELSA的性能模型，作为隐藏节点和时间步长的函数，允许其用于评估任何LSTM应用程序。ELSA在RTL中实现，并在65 nm技术中合成、放置和布线。它的功能被证明是语言建模-LSTM的一个常见应用。将ELSA与具有标准功能单元的LSTM加速器的基线实现进行比较，而没有ELSA的任何架构创新。该文件表明，ELSA可以实现显着的改进，在功率，面积和能源效率相比，基线设计和文献中报道的几个ASIC实现，使其适合于在嵌入式系统和实时应用。
2019-10-19 cs.AR cs.LG
