发表机构
TU Delft（代尔夫特理工大学）
机构由 AI 辅助整理，请以论文原文为准。AI 中文总结
本文设计并仿真了一种二维游标时间数字转换器，通过校准环路调整延迟失配，在PVT变化下实现16.9皮秒分辨率和低于0.5 LSB的线性度。
AI 中文摘要
本文介绍了一种二维游标时间数字转换器（TDC）的设计与仿真，其目标是实现小于20皮秒的时间分辨率和5位输出分辨率。该TDC由电压控制延迟缓冲器、带复位功能的基于NAND的SR锁存器以及使用鉴频鉴相器（PFD）和电荷泵的校准环路组成。校准环路动态调整延迟失配，以在工艺-电压-温度（PVT）角下保持一致的定时，显著改善线性度。仿真表明，该TDC在tt角下实现了16.9皮秒的分辨率，并在所有测试的PVT条件下将DNL和INL保持在0.5 LSB以下。
英文摘要
This paper presents the design and simulation of a 2D Vernier Time-to-Digital Converter (TDC) targeting less than 20 picosecond time resolution and 5-bit output resolution. The TDC comprises voltage-controlled delay buffers, NAND-based SR latches with reset functionality, and a calibration loop using a phase-frequency detector (PFD) and charge pump. The calibration loop dynamically adjusts delay mismatches to maintain consistent timing across process-voltage-temperature (PVT) corners, significantly improving linearity. Simulations show that the TDC achieves a resolution of 16.9 ps for tt corner and maintains DNL and INL below 0.5 LSB under all tested PVT conditions
