OpenRTLSet: 基于大语言模型的Verilog模块设计的完全开源数据集
OpenRTLSet: A Fully Open-Source Dataset for Large Language Model-based Verilog Module Design
AI总结：
提出最大完全开源硬件设计数据集OpenRTLSet，包含13万+多样Verilog代码样本，结合GitHub代码、VHDL和C/C++翻译，利用DeepSeek-R1生成自然语言描述，支持多种语言模型微调，证明开源方法在硬件设计中的优越性。
摘要：
OpenRTLSet引入了硬件设计中最大的完全开源数据集，为研究界和工业界提供了超过131,000个多样化的Verilog代码样本。我们的数据集独特地结合了来自GitHub仓库的Verilog代码（102k模块）、VHDL翻译（5k模块）和可综合的C/C++翻译（24k模块），所有内容均可自由访问，无专有限制。使用推理模型DeepSeek-R1，我们为每个代码样本生成了配对的自然语言描述，从而能够微调各种语言模型家族（例如Qwen和Granite）以进行Verilog代码生成。我们的数据集探索了多种选项，包括在标注过程中将Verilator生成的C++文件作为额外上下文、量化技术（INT4 vs. BF16）以及不同模型规模（7B-32B参数）之间的性能差异。OpenRTLSet证明了开源方法在硬件设计任务中可以实现优越的性能，为该领域的可访问研究和商业用途建立了新的基础。
英文摘要：
OpenRTLSet introduces the largest fully open-source dataset for hardware design, offering over 131,000 diverse Verilog code samples to the research community and industry. Our dataset uniquely combines Verilog code from GitHub repositories (102k modules), VHDL translations (5k modules), and synthesizable C/C++ translations (24k modules), all freely accessible without proprietary restrictions. Using the reasoning model DeepSeek-R1, we generated paired natural language descriptions for each code sample, enabling fine-tuning of various language model families (e.g., Qwen and Granite) for Verilog code generation. Our dataset explores multiple options, including Verilator-generated C++ files as additional context during labeling, quantization techniques (INT4 vs. BF16), and performance differences across model sizes (7B-32B parameters). OpenRTLSet demonstrates that open-source approaches can achieve superior performance in hardware design tasks, establishing a new foundation for accessible research and commercial use in this domain.
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