A Complete Pipeline for deploying SNNs with Synaptic Delays on Loihi 2
School of Engineering and Informatics（工程与信息学学院）；University of Sussex（Sussex大学）
提出在GPU上训练含突触延迟的SNN并部署至Loihi 2的完整流程，在关键词识别任务上提升准确率，且相比Jetson Orin Nano速度快18倍、能耗低250倍。
2025-10-15 cs.LG cs.NE
Scalable Superconductor Neuron with Ternary Synaptic Connections for Ultra-Fast SNN Hardware
本研究提出一种带三态突触连接的高扇入差分超导神经元，基于超导电子工艺与SFQ逻辑构建SNN推理基础，在MNIST上达96.1%准确率，实现8.92GHz吞吐量与1.5nJ/次推理的低能耗，展现超导电子在高能效神经网络加速器的潜力。
2024-02-27 cond-mat.supr-con cs.ET cs.NE
Co-learning synaptic delays, weights and adaptation in spiking neural networks
IDLab, University of Antwerp - imec（安特卫普大学IDLab实验室——IMEC（校际微电子中心））
本文提出在脉冲神经网络中协同学习突触权重、神经元适应参数和突触传播延迟，通过引入神经元异质性和时间关联能力，在多个语音识别数据集上以更少参数超越了同等规模的人工神经网络和GRU。
2023-09-12 cs.AI cs.LG cs.NE
Synaptic Delays for Temporal Feature Detection in Dynamic Neuromorphic Processors
EISLAB, Luleå University of Technology（吕勒奥理工大学EIS实验室）；Luleå University of Technology（吕勒奥理工大学）
在动态神经形态处理器中实现的脉冲神经网络非常适合时空特征检测和学习，例如在超低功耗嵌入式智能和深边缘应用中。这种模式识别网络自然涉及动态延迟机制和重合检测的组合。受蟋蟀的听觉特征检测电路的启发，具有延迟兴奋的抑制后反弹，我们调查的双突触延迟元件形成的兴奋性对动态突触。我们在DYNAP-SE神经形态处理器中配置这样的双突触延迟元件，并表征由设备不匹配引起的延迟兴奋的分布。此外，我们提出了一个网络，模仿蟋蟀的听觉特征检测电路，并演示了不同的突触权重，输入噪声和处理器温度如何影响电路。有趣的是，我们发现，双突触延迟元件可以被配置为使得延迟的突触后兴奋的时间和幅度主要取决于抑制性和兴奋性突触的功效，分别。这种延迟元件可以在其他可重构动态神经形态处理器中实现，并为突触级时间特征调谐打开了大门，具有大扇入和10-100 ms量级的灵活延迟。
2019-06-28 cs.LG cs.NE
Evolution in Groups: A deeper look at synaptic cluster driven evolution of deep neural networks
University of Waterloo（滑铁卢大学）；DarwinAI
实现高效深度神经网络的一个有希望的范例是进化深度智能的想法，它模仿生物进化过程，逐步合成更高效的网络。进化深度智能的一个关键设计因素是用于模拟遗传和确定后代网络结构的遗传编码方案。在这项研究中，我们更深入地研究了突触簇驱动的深层神经网络进化的概念，它引导进化过程在后代网络中形成一组高度稀疏的突触簇。利用突触簇驱动的遗传编码，突触性状的概率编码不仅考虑个体突触特性，而且考虑深层神经网络内的突触间关系。该过程导致高度稀疏的后代网络，其特别适合于并行计算设备，例如GPU和深度神经网络加速器芯片。在两个不同的任务（对象分类和目标检测）上使用四种著名的深度神经网络架构（LeNet-5，AlexNet，ResNet-56和DetectNet）的综合实验结果证明了所提出的方法的效率。神经元驱动的遗传编码方案合成的网络，可以达到最先进的性能与显着更少的突触数量比原始祖先网络。（MNIST的突触减少$\sim$ 125倍）。此外，所生成的后代网络中的改进的集群效率（MNIST的集群中的$\sim$减少9.71倍，KITTI的集群中的$\sim$减少8.16倍）对于并行计算硬件架构（诸如GPU和深度神经网络加速器芯片中的并行计算硬件架构）上的加速性能特别有用。
2017-04-07 cs.AI cs.CV cs.NE
Sparse Axonal and Dendritic Delays Enable Competitive SNNs for Keyword Classification
Forschungszentrum Jülich（于利希研究中心）；RWTH Aachen（亚琛工业大学）
本研究通过学习轴突和树突延迟，使SNN在关键词分类任务中达到高性能，同时减少计算和内存开销。
2026-02-10 cs.NE
Bio-plausible Unsupervised Delay Learning for Extracting Temporal Features in Spiking Neural Networks
神经元之间传导延迟的可塑性在学习中起着重要作用。然而，大脑中这种调制的确切潜在机制仍然是一个悬而未决的问题。了解突触延迟的精确调整可以帮助我们开发有效的大脑启发的计算模型，提供与实验证据一致的见解。在本文中，我们提出了一个无监督的生物合理的学习规则调整突触延迟脉冲神经网络。然后，我们提供了一些数学证明，表明我们的学习规则赋予神经元学习重复时空模式的能力。此外，应用基于STDP的脉冲神经网络配备我们提出的延迟学习规则的随机点运动图的实验结果表明，所提出的延迟学习规则在提取时间特征的有效性。
2020-11-18 cs.NE q-bio.NC
FireFly: A High-Throughput Hardware Accelerator for Spiking Neural Networks with Efficient DSP and Memory Optimization
针对 FPGA 上 SNN 的算术与内存效率瓶颈，本文提出 FireFly 加速器，利用 DSP48E2 优化多路复用—累加运算并设计高效内存系统，在资源受限边缘器件上实现高计算密度。
2023-06-06 cs.AR cs.NE
Design space exploration of Ferroelectric FET based Processing-in-Memory DNN Accelerator
在这封信中，我们量化的人工神经网络的分类精度的设备限制的影响，其中的突触权重实现在基于铁电FET（FeFET）的内存处理架构。我们探讨了一个设计空间组成的模数转换器的分辨率，每FeFET单元的位数，和神经网络深度。我们展示了系统架构、训练模型和过度参数化如何解决一些设备限制。
2019-08-12 cs.ET cs.NE eess.SP
Learning Delays Through Gradients and Structure: Emergence of Spatiotemporal Patterns in Spiking Neural Networks
本文提出结合逐突触延迟学习（DCLS）与动态剪枝（DEEP R和RigL）的脉冲神经网络，在原始海德堡数字基准上验证了延迟学习与剪枝结合的有效性，并发现训练后时空模式得以保留，为神经形态计算奠定基础。
2024-11-08 cs.NE
SupraSNN: Exploiting Synapse-Level Parallelism in Spiking Neural Network Accelerators through Co-Optimized Mapping and Scheduling
University of Tehran（德黑兰大学）
受超标量架构启发，提出硬件-软件协同设计框架SupraSNN，通过物理解耦突触和神经元计算实现突触级并行，结合分区与启发式调度优化映射，在FPGA上实现低延迟和高能效。
2026-06-12 cs.AR cs.DC cs.NE
Bellman Memory Units: A neuromorphic framework for synaptic reinforcement learning with an evolving network topology
本文提出了一种基于突触强化学习的类脑框架，通过演化的网络拓扑实现高效控制，适用于紧凑型类脑IC设计。
2025-11-20 cs.NE cs.SY eess.SY
MATIC: Learning Around Errors for Efficient Low-Voltage Neural Network Accelerators
由于对基于深度神经网络（DNN）的服务的需求不断增长，开发用于DNN的专用硬件加速器的努力正在迅速增长。然而，虽然已经开发了在卷积深度神经网络（Conv-DNN）上具有高性能和效率的加速器，但在全连接DNN（FC-DNN）方面取得的进展较少。在本文中，我们提出了MATIC（Memory Adaptive Training with In-situ Canaries），这是一种方法，可以对加速器权重存储器进行积极的电压缩放，以提高DNN加速器的能效。为了在电压超标的情况下实现精确操作，MATIC在记忆自适应训练过程中将破坏性SRAM读取的特性与神经网络的容错能力相结合。此外，使用来自突触权重的位单元作为原位金丝雀来跟踪运行时环境变化，从而消除了PVT相关的电压裕度。MATIC在我们采用65 nm CMOS制造的低功耗DNN加速器上进行了演示，可实现高达60-80 mV的电压超调（与标称电压相比，总能量减少3.3倍）或18.6倍的应用误差减少。
2018-03-23 cs.NE
H2Learn: High-Efficiency Learning Accelerator for High-Accuracy Spiking Neural Networks
虽然脉冲神经网络（SNN）利用了生物似然神经建模的优点，但在常用的局部突触可塑性学习规则下，其精度较低，限制了其在许多实际任务中的应用。近年来，受人工神经网络（ANN）中时间反向传播（BPTT）的启发，一种新兴的SNN监督学习算法成功地提高了SNN的精度，并有助于提高SNN的实用性。然而，当前的通用处理器在执行SNN的BPTT时由于ANN定制的优化而效率低下。另一方面，目前的神经形态芯片不能支持BPTT，因为它们主要采用局部突触可塑性规则以简化实现。在这项工作中，我们提出了H2 Learn，一种新的架构，可以实现高效率的基于BPTT的SNN学习，确保SNN的高准确性。首先，我们描述了基于BPTT的SNN学习的行为。得益于前向传递中基于二进制尖峰的计算和权重更新，我们首先在前向引擎和权重更新引擎中设计了基于查找表（LUT）的处理元件，以使累加隐式化并融合多个输入点的计算。其次，利用反向过程中丰富的稀疏性，我们设计了一个双稀疏感知的反向引擎，它利用了输入和输出的稀疏性。最后，我们应用不同引擎之间的管道优化来构建基于BPTT的SNN学习的端到端解决方案。与现代NVIDIA V100 GPU相比，H2 Learn在多个基准数据集上实现了7.38倍的面积节省、5.74- 10.20倍的加速和5.25- 7.12倍的节能。
2021-07-25 cs.NE
Improving Robustness of ReRAM-based Spiking Neural Network Accelerator with Stochastic Spike-timing-dependent-plasticity
尖峰时间依赖可塑性（STDP）是一种无监督的脉冲神经网络（SNN）学习算法，它有望实现对人脑更深层次的理解和更强大的人工智能。虽然传统的计算系统无法有效地模拟SNN，但基于诸如ReRAM之类的设备的存储器中处理（PIM）可以用于设计快速且有效的基于STDP的SNN加速器，因为它与生物神经网络高度相似地操作。然而，这种设计的实际实现仍然受到输入噪声和器件变化的影响。在这项工作中，我们提出了一种新的随机STDP算法，使用尖峰频率信息来动态调整突触行为。该算法进行了测试，在模式识别任务与噪声输入，并显示精度提高确定性STDP。此外，我们表明，新算法可用于设计一个强大的基于ReRAM的SNN加速器，具有很强的弹性设备的变化。
2019-09-11 cs.ET cs.NE
Supervised learning in Spiking Neural Networks with Limited Precision: SNN/LP
针对脉冲神经网络提出了一种新的监督学习算法SNN/LP。该新颖算法对突触权重和突触延迟两者都使用有限的精度;在每种情况下为3位。另外，遗传算法用于监督训练。结果与以前发表的工作相当或更好。所得结果适用于大规模硬件神经网络的实现。其中一个经过训练的网络是在可编程硬件中实现的。
2014-07-01 cs.NE
OpenSpike: An OpenRAM SNN Accelerator
本文提出了一种脉冲神经网络（SNN）加速器，使用完全开源的EDA工具，工艺设计工具包（PDK），并使用OpenRAM合成的内存宏。该芯片采用130 nm SkyWater工艺流片，集成了超过100万个突触权重，并提供可重新编程的架构。它的工作时钟频率为40 MHz，电源电压为1.8 V，采用PicoRV 32内核进行控制，占地面积为33.3 mm^2。加速器的吞吐量为每秒48，262张图像，挂钟时间为20.72 us，56.8 GOPS/W。尖峰神经元使用滞后来提供自适应阈值（即，施密特触发器），其可以减少状态不稳定性。这导致在一系列基准测试中具有高性能的SNN，与最先进的全精度SNN相比仍然具有竞争力。该设计是开源的，可在线获得：https://github.com/sfmth/OpenSpike
2023-02-02 cs.AR cs.NE
CIMulator: A Comprehensive Simulation Platform for Computing-In-Memory Circuit Macros with Low Bit-Width and Real Memory Materials
本文提出CIMulator仿真平台，通过模拟多种存储器件作为突触器件在MLP和CNN等网络中的表现，验证了低比特宽度神经形态系统能实现接近软件精度的识别率。
2023-06-26 cs.NE
Three factor delay learning rules for spiking neural networks
Heidelberg University（海德堡大学）
本文提出三种因素延迟学习规则，通过引入突触和轴突延迟，提升脉冲神经网络在时间任务中的分类性能，同时减少模型大小和推理延迟，仅小幅降低准确性。
2026-02-12 cs.LG cs.NE
Developing a supervised training algorithm for limited precision feed-forward spiking neural networks
脉冲神经网络被称为第三代人工神经网络，其中信息被编码为脉冲的时间。有许多不同的尖峰神经元模型可用，它们根据其抽象级别进行分类。另外，有两种已知的学习方法，无监督学习和监督学习。本文主要研究监督学习，提出了一种基于遗传算法的新算法。该算法能够训练突触权重和延迟，并允许每个神经元发出多个尖峰，从而充分利用尖峰神经元的时空编码能力。此外，应用有限的突触精度;仅使用六位来描述和训练突触，三位用于权重，三位用于延迟。研究了两种有限精度格式。该算法在异或分类问题上进行了测试，对于甚至更小的网络架构，它也能产生比所提出的更好的结果。此外，该算法是基准上的Fisher虹膜分类问题，它产生更高的分类精度相比，SpikeProp，QuickProp和Rprop。最后，在微控制器上的硬件实现完成的XOR问题作为概念的证明。关键词：脉冲神经网络，监督学习，有限突触精度，遗传算法，硬件实现。
2011-09-13 cs.NE
Fully-Asynchronous Fully-Implicit Variable-Order Variable-Timestep Simulation of Neural Networks
详细神经模型的最新模拟遵循批量同步并行执行模型。执行被划分为等距的通信间隔，相当于网络中最短的突触延迟。神经元步进是独立进行的，集体通信指导突触事件的同步和交换。插值步长是固定的，并且基于系统中最快可能动态的一些先验知识来选择。然而，由刚性动力学或广泛的时间尺度驱动的模拟-例如神经网络的多尺度模拟-与固定步长插值方法斗争，产生准恒定活动的间隔的过度计算，高波动性解决方案的周期的不准确插值，并且不能处理未知或不同的时间常数。一种常见的替代方法是使用自适应步进方法，然而，由于BSP执行模型的同步屏障处的计算负载不平衡，它们被认为在并行执行中效率低下。我们引入了一个分布式的完全异步执行模型，删除全局同步，允许更长的可变时间步长插值。非同步性由主动点对点通信提供，通知神经元到突触连接的时间推进。时间步进由基于神经元之间的突触延迟的预定神经元推进驱动，产生“详尽但非推测性”的自适应步骤执行。在64个Cray XE 6计算节点上进行的执行基准测试表明，与最先进的方法相比，插值步骤减少，数值精度更高，求解时间更短。效率被证明是活动依赖性的，与缩放的实验室实验的模拟上演示的算法。
2020-06-03 cs.DC cs.NE
Memory Organization for Energy-Efficient Learning and Inference in Digital Neuromorphic Accelerators
University of Notre Dame（圣母大学）；UC Irvine（加州大学欧文分校）
神经形态硬件的能量效率受存储、访问和更新突触参数的能量的影响很大。过去已经研究了针对节能数字加速器的存储器组织的各种方法，但是，它们没有完全封装系统级的能量成本。为了解决这个缺点并考虑到各种管理费用，我们合成了不同编码方案的控制器和存储器，并从这些合成块中提取能源成本。此外，我们还介绍了结构化连接的函数编码，例如卷积层中的连接。与现有的基于索引的解决方案相比，函数编码在这些层中实现反向传递和权重更新的能量减少了58%。我们表明，对于一个2层脉冲神经网络训练，以保持一个时空模式，位图（PB-BMP）为基础的组织可以更有效地编码稀疏网络。这种形式的编码将能源效率提高了1.37倍，但代价是网络保留精度降低了4%，这是通过van Rossum距离测量的。
2020-03-05 cs.LG cs.NE stat.ML
DelGrad: Exact event-based gradients for training delays and weights on spiking neuromorphic hardware
Kirchhoff-Institute for Physics, Heidelberg University（海德堡大学基尔霍夫物理研究所）；Department of Physiology, University of Bern（伯尔尼大学生理学系）；Institute of Neuroinformatics, University of Zurich and ETH Zurich（苏黎世大学与苏黎世联邦理工学院神经信息学研究所）
针对脉冲神经网络训练延迟和权重时存在的精度、效率及硬件适配问题，提出基于事件的精确梯度计算方法DelGrad，实现权重与延迟的联合训练，在神经形态硬件上提升了内存效率、准确性并增强了抗噪声稳定性。
2025-04-16 cs.ET cs.LG cs.NE
Genesis: A Spiking Neuromorphic Accelerator With On-chip Continual Learning
针对资源受限平台实现持续学习的需求，本研究提出脉冲神经形态加速器Genesis，通过元可塑性等机制缓解遗忘，优化数据与内存设计，在split-MNIST基准上实现74.6%准确率与17.08mW低功耗。
2025-09-06 cs.NE cs.SY eess.SY
Memristor-Based Spiking Neural Network Accelerator for Bio-inspired Interception Task
The University of Texas at Arlington（阿灵顿德州大学）；South Dakota State University（南达科他州立大学）
提出一种模拟忆阻器脉冲神经网络加速器，通过内存计算和模拟积分点火神经元实现异步事件驱动，在捕食者-猎物追踪任务中能耗降低12.7倍、延迟降低1.26倍。
2026-05-29 cs.ET cs.NE
Adaptive Axonal Delays in feedforward spiking neural networks for accurate spoken word recognition
CNAEIT
脉冲神经网络（SNN）是建立准确、高效的自动语音识别系统的一种很有前途的研究途径。音频到尖峰编码和训练算法的最新进展使SNN能够应用于实际任务。受生物启发的SNN使用稀疏异步事件进行通信。因此，尖峰定时对SNN性能至关重要。在这方面，大多数工作集中在训练突触权重，很少考虑事件传输的延迟，即轴突延迟。在这项工作中，我们考虑了一个可学习的轴突延迟上限在一个最大值，它可以适应根据轴突延迟分布在每个网络层。我们表明，我们提出的方法实现了最好的分类结果报告的SHD数据集（92.45%）和NTIDIGITS数据集（95.09%）。我们的工作说明了具有复杂时间结构的任务的训练轴突延迟的潜力。
2023-02-16 cs.NE cs.SD eess.AS
SNAP-V: A RISC-V SoC with Configurable Neuromorphic Acceleration for Small-Scale Spiking Neural Networks
University of Peradeniya（佩拉德尼亚大学）
SNAP-V是一种基于RISC-V的神经形态SoC，通过两种加速器变体实现小规模SNN的高效推断，具备低功耗和高能效的特点。
2026-03-12 cs.AR cs.NE
Axonal Delay As a Short-Term Memory for Feed Forward Deep Spiking Neural Networks
Ghent University（根特大学）；Institute for Infocomm Research, A*STAR（新加坡科技研究局资讯通信研究院）
脉冲神经网络（SNN）通过脉冲在相邻的生物神经元之间传播信息，为模拟人脑提供了一种计算范式。最近的研究发现神经元的时间延迟在学习过程中起着重要的作用。因此，配置尖峰的精确定时是理解和改善SNN中时间信息传输过程的一个有前途的方向。然而，现有的尖峰神经元学习方法大多集中在突触权重的调整上，而很少有研究致力于轴突延迟。在这篇论文中，我们验证了将时间延迟整合到监督学习中的有效性，并提出了一个通过短期记忆调节轴突延迟的模块。为此，整流轴突延迟（RAD）模块与尖峰发放模型集成，以调整尖峰发放时间，从而提高时间特征的表征学习能力。在NMNIST、DVS Gesture和N-TIDIGITS 18三个神经形态基准数据集上的实验表明，该方法在使用最少参数的情况下达到了最先进的性能。
2022-04-20 cs.AI cs.LG cs.NE
A Reconfigurable Stream-Based FPGA Accelerator for Bayesian Confidence Propagation Neural Networks
本文针对BCPNN在CPU/GPU上运行慢、能耗高的问题，基于Xilinx Vitis HLS设计可重构流式FPGA加速器，实现较A100更高速度与显著能效提升。
2025-03-03 cs.AR cs.NE
Local learning through propagation delays in spiking neural networks
Oslo Metropolitan University（奥斯陆城市大学）；Norwegian University of Science and Technology（挪威科技大学）；Østfold University College（东福尔郡大学学院）
我们提出了一种新的局部学习规则的脉冲神经网络，其中尖峰传播时间经历活动依赖的可塑性。我们的可塑性规则调整突触前尖峰时间，以产生更强、更快的反应。输入通过延迟编码进行编码，输出通过匹配输出尖峰活动的类似模式进行解码。我们演示了使用这种方法在一个三层前馈网络的输入从数据库的手写数字。网络在训练后不断提高其分类准确性，并且使用这种方法进行训练还允许网络泛化到训练期间看不到的输入类。我们所提出的方法利用尖峰神经元的能力来支持许多不同的时间锁定序列的尖峰，其中每一个都可以被不同的输入激活。这里所示的概念验证证明了局部延迟学习在扩展脉冲神经网络的记忆容量和泛化能力方面的巨大潜力。
2022-10-27 cs.AI cs.LG cs.NE
SRAM-Based Compute-in-Memory Accelerator for Linear-decay Spiking Neural Networks
本文提出一种基于SRAM的计算在内存加速器，通过线性衰减近似替代指数衰减，提升SNN的能效和计算效率。
2026-03-13 cs.AI cs.AR cs.NE
Programmable Superconducting Optoelectronic Single-Photon Synapses with Integrated Multi-State Memory
本研究针对神经形态硬件的突触权重存储需求，研发出集成多态存储器的可编程超导光电单光子突触，具备单光子灵敏度、400+状态、低编程能耗等特性，为大规模脉冲网络加速器硬件平台奠定基础。
2023-11-10 cs.ET cs.NE physics.app-ph
Field-Programmable Deep Neural Network (DNN) Learning and Inference accelerator: a concept
Western Digital（西部数据）
加速器是一种专门的集成电路，旨在执行特定的计算速度比CPU或GPU更快。提出了一种采用混合脉动和非脉动技术、分布式信息控制和深度流水线结构的现场可编程DNN学习和推理加速器（FProg-DNN），并给出了其微结构和操作。可重配置性涉及不同的DNN设计，并允许将不同数量的工作者分配给不同的层，作为层之间计算负载的相对差异的函数。沿着流水线加速器结构，每层的计算延迟大致相同。VGG-16和最近提出的Inception模块用于显示FProg-DNN可重构性的灵活性。还添加了特殊的结构，用于卷积层，映射重合和反馈的组合，用于最先进的学习，具有少量示例，这是作者的配套论文的重点（Franca-Neto，2018）。所描述的加速器能够从（1）在次优性能的一个极端中将所有DNN计算分配给单个工作器重新配置为（2）根据要实现的每个DNN层中的计算负载来最优地分配每层工作器。由于采用了流水线架构，相对于GPU或TPU，实现了超过50倍的加速。这种加速是将DNN中从一层到下一层传输激活输出的延迟隐藏在接收层中的计算之后的结果。这个FProg-DNN概念已经在行为功能层面进行了模拟和验证。
2018-03-22 cs.LG cs.NE
Delay Neural Networks (DeNN) for exploiting temporal information in event-based datasets
CNRS（法国国家科学研究中心）；I3S（信息科学与系统实验室）
提出延迟神经网络（DeNN），利用突触延迟和脉冲时间信息，在图像和事件驱动数据集上以更少参数和能耗获得良好性能。
2025-01-10 cs.LG cs.NE
Efficient Event-based Delay Learning in Spiking Neural Networks
本文提出了一种基于EventProp的SNNs延迟训练方法，可精确计算权重和延迟梯度，支持多脉冲且首次应用于循环SNNs，实验证明其能优化延迟提升分类准确率，且内存占用减半、速度最高快26倍。
2025-06-26 cs.NE
ReSCom: A Reconfigurable Spiking Neural Network Accelerator Using Stochastic Computing
University of Tehran（德黑兰大学）
提出ReSCom，一种基于随机计算的可重构SNN加速器，通过随机算术降低硬件复杂度，支持IF、LIF和突触神经元模型，在MNIST上达到92.80%准确率，每图仅耗0.05mJ能量。
2026-06-12 cs.AR cs.NE
VQ4SNN: Vector Quantization for Memory-Efficient FPGA Spiking Neural Networks
Integrated Circuits Lab, Electrical and Computer Engineering, Democritus University of Thrace (DUTH), Greece（德米特里乌斯特拉基亚大学集成电路实验室，电气与计算机工程，特拉基亚大学（DUTH），希腊）
提出VQ4SNN，通过向量量化权重共享减少FPGA上脉冲神经网络的片上内存需求，实现52-61%的BRAM减少而不增加逻辑资源。
2026-06-23 cs.AI cs.AR cs.NE
Exploiting heterogeneous delays for efficient computation in low-bit neural networks
Imperial College London（帝国理工学院）；University of Oxford（牛津大学）；University of Zurich（苏黎世大学）；ETH Zurich（苏黎世联邦理工学院）；MRC Cognition and Brain Sciences Unit, University of Cambridge（剑桥大学医学研究委员会认知与脑科学单元）
本研究提出在脉冲神经网络中同时学习异构延迟和低精度权重，发现延迟异构性可在权重极低精度（1.58比特）下保持最先进性能，为具身智能和神经形态硬件提供内存高效计算方案。
2026-10-28 cs.NE
Space as Time Through Neuron Position Learning
Sussex AI, University of Sussex（萨塞克斯大学）；Department of Electrical and Electronic Engineering, Imperial College London（帝国理工学院电气与电子工程系）；MRC Cognition and Brain Sciences Unit, University of Cambridge（剑桥大学MRC认知与脑科学单元）
通过神经元位置学习实现空间与时间的内在耦合，为神经网络的机制可解释性、生物启发建模和高效实现提供新途径。
2026-01-26 cs.NE
DelRec: learning delays in recurrent spiking neural networks
CNRS UMR 5549（法国国家科学研究中心）；Université de Toulouse（图卢兹大学）；IPAL, CNRS IRL 2955（法国国家科学研究中心新加坡联合实验室）
DelRec是首个通过代理梯度学习联合优化循环脉冲神经网络的循环延迟与突触权重的方法，在混沌时间序列预测等任务上性能优于基线，还可降低网络内存占用与能耗，适用于生物电路建模和神经形态计算。
2026-09-01 cs.NE
Improvements in Interlayer Pipelining of CNN Accelerators Using Genetic Algorithms
University of Notre Dame（圣母大学）
本文提出一种针对CNN的层融合技术，通过遗传算法优化基于图的拓扑排序以减少片外数据通信，在类SIMBA等移动架构上显著提升了能效和能量延迟积。
2023-11-20 cs.AR cs.LG cs.NE
Flexi-NeurA: A Flexible Neuromorphic Accelerator with Adaptive Bit-Precision Exploration for Edge Devices
University of Tehran（德黑兰大学）
提出Flexi-NeurA灵活神经形态加速器，结合设计时可配置性与时分复用事件驱动处理，并引入Flex-plorer工具自动探索最优定点精度，在生物医学、视觉识别等任务中实现精度与功耗的平衡。
2026-06-15 cs.AR cs.NE
Spiking Transformer Hardware Accelerators in 3D Integration
本文提出了首个3D spiking transformer硬件架构与设计方法，通过架构与物理设计协同优化及3D集成技术，显著提升了能耗和延迟性能。
2024-11-11 cs.AR cs.NE
RHNAS: Realizable Hardware and Neural Architecture Search
Intel Labs（英特尔实验室）
快速发展的人工智能领域需要自动化方法来协同设计神经网络架构和神经加速器，以最大限度地提高系统效率并解决生产力挑战。为了实现这一巨大空间的联合优化，人们对可微NN-HW协同设计的兴趣越来越大。完全可区分的协同设计降低了发现优化的NN-HW配置的资源需求，但不能适应一般的硬件加速器搜索空间。这是由于在许多硬件加速器的搜索空间中存在不可综合（无效）的设计。为了实现可配置硬件加速器与任意神经网络搜索空间的有效和可实现的协同设计，我们引入RHNAS。RHNAS是一种将用于硬件优化的强化学习与可微神经结构搜索相结合的方法。RHNAS发现了可实现的NN-HW设计，与默认硬件加速器设计相比，ImageNet上的延迟降低了1.84倍，能量延迟积（EDP）降低了1.86倍，CIFAR-10上的延迟降低了2.81倍，EDP降低了3.30倍。
2021-06-17 cs.AR cs.LG cs.NE
